本帖最后由 gnr_zhao 于 2013-3-25 18:52 编辑
开发板使用参考设计的bit文件和cpj文件，没问题，说明板子功能正常。
在mig生成的example_design中加入我自己的用户接口取代ddr_tb_top，使用脚本仿真没问题。但是使用我自己的testbench则phy_init_done始终是低，校准停在stage1。我感觉是我的仿真文件没有加wiredelay导致的。
在userdedign中加入我的用户接口上板子debug，依旧是phy_init_done始终为低。
我的设计使用的是板子上自带的33m的单端时钟。
我的问题是，参考设计使用的200m差分时钟可以由板子提供，那266m的sys_clk是哪里提供的?我是用参考设计只接了200m时钟过来没有提供266m的，参考设计里也没有制作这个266m的时钟啊。
另外，我使用33m的单端来制作200和266，这样可以吗，有什么注意事项吗?校准一直过不去是因为这个嘛，还是有其他原因?
被困扰有好一段时间了，请大家帮忙，多谢。 |
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