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此句VHDL表示什么意思

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楼主
entepino|  楼主 | 2013-3-29 15:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, logic, SAR, SIGNAL, VECTOR
此句VHDL表示什么意思？
   TYPE   regarray IS ARRAY(0 TO 27) OF STD_LOGIC_VECTOR(7 DOWNTO 0);
    SIGNAL datareg :regarray; 这个也不是状态机啊，那是什么写法？


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沙发
ifpga| | 2013-3-29 16:10 | 只看该作者
看起来不复杂啊
先定义一个类型，再用这个类型定义一个变量

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板凳
entepino|  楼主 | 2013-3-29 16:32 | 只看该作者
知道了，结贴。应该先baidu一下，:)

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地板
ococ| | 2013-3-29 16:36 | 只看该作者
本帖最后由 ococ 于 2013-3-29 16:38 编辑

自定义了一种数据类型regarray。可以理解为定义了一个数组，该数组包括0-27共28个元素，每个元素的类型为STD_LOGIC_VECTOR(7 DOWNTO 0)。
SIGNAL datareg :regarray; 指明datareg就是这样的一个数组。

datareg(0),datareg(1),datareg(2),……datareg(27).

每一个都可以赋值一个8bit数据。
例如 可以进行这样的赋值： datareg(0)<="10101010";

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5楼
bitshiyan| | 2013-3-29 21:07 | 只看该作者
ococ 发表于 2013-3-29 16:36
自定义了一种数据类型regarray。可以理解为定义了一个数组，该数组包括0-27共28个元素，每个元素的类型为ST ...

学习了。。。。。。。。

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6楼
GoldSunMonkey| | 2013-3-29 22:17 | 只看该作者
结帖啊

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7楼
qin552011373| | 2013-3-29 22:32 | 只看该作者
有看到猴哥说结贴

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