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关于Verilog的两个小疑问

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 楼主| brace1108 发表于 2013-3-30 16:53 | 显示全部楼层 |阅读模式
verilog, verilo, Wire
1.为什么assign语句的赋值对象必须是wire类型，能解释一下吗？
2.在一个模块中，把所有的输出寄存，这样没有问题吧？
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resxpl 发表于 2013-3-31 11:23 | 显示全部楼层
1. assign给线网赋值, 应该用wire.

2. 语法没问题. 加寄存跟不加寄存,通常功能是有差别的.
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斩空之星 发表于 2013-3-31 15:53 | 显示全部楼层
wire用于连续性赋值
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jakfens 发表于 2013-4-2 09:13 | 显示全部楼层
:D
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