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关于Verilog的两个小疑问

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楼主
brace1108|  楼主 | 2013-3-30 16:53 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, Wire
1.为什么assign语句的赋值对象必须是wire类型，能解释一下吗？
2.在一个模块中，把所有的输出寄存，这样没有问题吧？

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沙发
resxpl| | 2013-3-31 11:23 | 只看该作者
1. assign给线网赋值, 应该用wire.

2. 语法没问题. 加寄存跟不加寄存,通常功能是有差别的.

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板凳
斩空之星| | 2013-3-31 15:53 | 只看该作者
wire用于连续性赋值

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地板
jakfens| | 2013-4-2 09:13 | 只看该作者
:D

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