组合逻辑与时序逻辑疑问

只看该作者 · 2013-4-1 15:12

本帖最后由 magic_yuan 于 2013-4-1 15:15 编辑

各位大侠，
学习VERILOG对如下程序有疑问
always @(posedge clk)
begin
{q2,q1}<={q3,q4&q5};
end
语句为非阻塞语句生产的时序逻辑。
但 {q2,q1}<={q3,q4&q5} 中存在拼接操作和按位与操作，这样综合出来貌似是组合逻辑，是不是会有问题呢？（组合逻辑和时序逻辑混在一起了）
有如，如果有这样的语句
k<=(h>>1)+1; 这样的语句综合出来是不是会出现组合逻辑和时序逻辑混合的情况？实际应用效果会不会受影响呢。。。。
十分感谢！

只看该作者 · 2013-4-1 15:52

时序逻辑的意思就是组合逻辑后级加一个寄存器
可以，看一下数字电路里时序电路的定义

只看该作者 · 2013-4-1 19:58

ifpga 发表于 2013-4-1 15:52
时序逻辑的意思就是组合逻辑后级加一个寄存器
可以，看一下数字电路里时序电路的定义 ...

多谢大侠！
再问个问题，比较简单，但我想得不是很明白
always @(posedge clk)
if (rst) q<=1'b0;//-----时序逻辑----不明白为何这种赋值动作为时序逻辑
else q<=a^b; //-----组合逻辑----异或为组合逻辑，这个可以理解

时序逻辑的概念为输出不但与电路的当前输入有关，还与电路原来的状态有关。q<=1'b0;实在看不出这个电路和以前的输入有什么关系。或者说这个电路综合的结果会符合时序逻辑电路的概念？
基本概念问题挺纠结，十分感谢！

只看该作者 · 2013-4-1 20:03

q本来就为REG型，有存储作用，因为为时序逻辑。。。。。。

只看该作者 · 2013-4-2 08:42

定义成 reg，综合出来不一定就是寄存器

只看该作者 · 2013-4-2 10:02

非阻塞赋值，要等到这个时钟之后才会赋值成功，这就是时序逻辑
在仿真时可以明显的看到

只看该作者 · 2013-4-2 10:09

本帖最后由 rockzone 于 2013-4-2 10:12 编辑

magic_yuan 发表于 2013-4-1 19:58
多谢大侠！
再问个问题，比较简单，但我想得不是很明白
always @(posedge clk)

你这个是基于时钟clk来赋的值，还是时序逻辑
百度上的时序逻辑概念：由多个触发器和多个组合逻辑块组成的网络。常用的有：计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。同步时序逻辑是设计复杂的数字逻辑系统的核心。时序逻辑借助于状态寄存器记住它目前所处的状态。在不同的状态下，即使所有的输入都相同，其输出也不一定相同。

你写的那个概念应该是，信号系统中，因果系统的概念

只看该作者 · 2013-4-2 10:43

kdurant 发表于 2013-4-2 10:02
非阻塞赋值，要等到这个时钟之后才会赋值成功，这就是时序逻辑
在仿真时可以明显的看到 ...

多谢大侠！
  在如下电路中
always @(posedge  clk)
begin
q1<=1;
end
  q1在clk上升沿时刻进行赋值？还是clk上升沿过后那么一点点延时后赋值？用modelsim仿真貌似是看不出来。
若有如下形式
always @( clk)
begin
q1=1;
end
这里采用阻塞赋值，组合逻辑。则在clk跳变时刻q1被赋值成1还是待clk延时一点点时间后赋值成1.
modelsim里面貌似从波形图看不怎么出二者的区别。
十分感谢！

只看该作者 · 2013-4-2 10:46

ifpga 发表于 2013-4-2 08:42
定义成 reg，综合出来不一定就是寄存器

多谢大侠！
能否简单讲下什么时候REG会综合成寄存器，什么时候就不会呢？基本的原则是什么？

组合逻辑与时序逻辑疑问

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