关于DDR_SDRAM的差分时钟触发的问题

发表于 2013-4-2 10:29

最近在做关于DDR_SDRAM的操作，FPGA主时钟为50M.通过原语的OBUFDS把sys_clk分成ck和ck#给到DDR的差分时钟上，DDR会通过双时钟采集数据，我搞不懂那在写程序的时候，我用时钟触发操作指令还是不是和以前一样always @ (posedge sys_clk or negedge rst)这样写啊，还是要使用别的写法，那位搞过DDR的给点指导啊~~~~~~~~~~~~~~~~~~~~~~~

发表于 2013-4-2 13:20

差分时钟是物理传输方面的说法
跟你选择用2.5V还是3.3V是一个道理
在代码里当正常时钟用就行了
你想用上升沿就用上升沿，想用下降沿就用下降沿，或者双沿都行

发表于 2013-4-2 13:30

lwq030736 发表于 2013-4-2 13:20
差分时钟是物理传输方面的说法
跟你选择用2.5V还是3.3V是一个道理
在代码里当正常时钟用就行了

比如说我FPGA主时钟是50M,我用这个时钟的上升沿触发写程序的话，那对于DDR来说他的差分时钟频率就应该是100M了吧？

发表于 2013-4-2 16:22

fanfanjwj 发表于 2013-4-2 13:30
比如说我FPGA主时钟是50M,我用这个时钟的上升沿触发写程序的话，那对于DDR来说他的差分时钟频率就应该是1 ...

不是

发表于 2013-4-2 18:14

lwq030736 发表于 2013-4-2 16:22
不是

那应该是多少~~~~~~~~~等待中

发表于 2013-4-3 10:40

fanfanjwj 发表于 2013-4-2 18:14
那应该是多少~~~~~~~~~等待中

还是50M
只是DDR是双沿触发

发表于 2013-4-3 10:45

等待答案

关于DDR_SDRAM的差分时钟触发的问题

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