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verilog中复位为何用下降沿

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楼主
magic_yuan|  楼主 | 2013-4-5 11:23 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 信号, 时钟, 触发, ST
各位大侠，
   可综合的verilog中，看夏宇闻老师的例子中很多复位信号都用RST的下降沿，为什么不用上升沿呢？其他时钟触发动作均用上升沿。
   十分感谢！

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沙发
ifpga| | 2013-4-5 11:35 | 只看该作者
上升沿和下降沿一般是根据FPGA内部FF结构定的
如果内部 FF 的clr/set 是高有效的，就用高有效
反之，单有效

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板凳
magic_yuan|  楼主 | 2013-4-5 11:59 | 只看该作者
ifpga 发表于 2013-4-5 11:35
上升沿和下降沿一般是根据FPGA内部FF结构定的
如果内部 FF 的clr/set 是高有效的，就用高有效
反之，单有效 ...

多谢大侠！
    我看夏宇闻老师的例子中，状态机变化动作用CLK的上升沿，复位用下降沿。大侠指的FF触发仅指复位信号？这里用的是异步复位信号。

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地板
yuqq| | 2013-4-5 16:56 | 只看该作者
xilinx的D触发器复位是高电平有效，如果代码中写的是下降沿触发的话，会多消耗一个反相器；
altera的则是低有效。你可以看下各自综合出来的电路

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5楼
ifpga| | 2013-4-5 22:48 | 只看该作者

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6楼
GoldSunMonkey| | 2013-4-5 23:21 | 只看该作者
全部用上升沿或者下降沿。
不要按照他的做法

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7楼
jahnson066| | 2013-4-6 13:40 | 只看该作者
GoldSunMonkey 发表于 2013-4-5 23:21
全部用上升沿或者下降沿。
不要按照他的做法

前几天我也好奇这个问题了，猴哥有什么经验或者你这样选择有啥原因没？？？

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