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我的4046为什么在锁定1K频率时,会在高电平时出现一个低脉冲

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1984|2
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liuswallow|  楼主 | 2007-6-23 15:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
脉冲, 电平, PLL, 电路, 电路图
电路图如下,测试时,我将Div_out与PLL_out(4046的3脚4脚)短上了,感觉跟踪得很好,但将示波器时间减小,会看到在高电平时有一个很短的低脉冲.这到底是怎么回事呢
https://bbs.21ic.com/upfiles/img/20076/2007623151040217.jpg

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沙发
liuswallow|  楼主 | 2007-6-23 15:25 | 只看该作者

我画了一个显波器的示意图

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板凳
liuswallow|  楼主 | 2007-6-25 08:43 | 只看该作者

哪位兄弟指点一下呀

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