小弟最近在学习VERILOG HDL,
想用CPLD代替原有电路中74LS373等一些电路,
在迈出第一步时遇到困难啊.......
这是我在ISE8.1下写的74LS373模块
module AD(D, Q, C);
input [7:0] D;
output [7:0] Q;
input C;
reg[7:0] ADDR_reg;
always@(negedge C)
begin
ADDR_reg <= D;
end
assign Q = ADDR_reg;
endmodule
编译出好多警告;
1:Clock C appearing in an OFFSET timespec currently must be
2:Cannot apply TIMESPEC TS_C = PERIOD:C:20.000nS:HIGH:10.000nS
这是为啥捏??
感觉这个东东比单片机难好多啊......
请大家踊跃帮助,嘿嘿
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