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51与fpga通信错误图

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 楼主| huoxingshu 发表于 2007-7-23 10:07 | 显示全部楼层 |阅读模式
FPGA, 通信, Quartus, UART, 时序
是用quartus中的在线逻辑分析仪得到的图，是在51对fpga连续读时的时序，但是wr不定期的被拉低，我想不明白。以前在没加电阻（51的wr、rd与fpga之间）的时候也有这种状况，后来加了就没有。
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 楼主| huoxingshu 发表于 2007-7-23 10:13 | 显示全部楼层

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