芯片拉低总线电平的能力是由什么决定的？

发表于 2008-12-12 10:27

RT,可以举些例子么？
偶一直认为芯片想拉低一个释放的总线电平时，就是内部一个三级管导通使总线接地，这样最多有个0.几V的导通饱和电压吧，但为什么有时最低只能拉到1、2V那么高？

发表于 2008-12-12 10:29

如图：VCC5V一直有，偶给B点高电平，截止三级管（此管EC饱和电压0。35V，此电路实测0。68V，）释放总线，然后由芯片控制。
芯片发出高电平正常，但低电平却不能拉到0V（哪怕0。68V都达不到）而是1。5V左右了。。。。
这应该是芯片拉低电流能力有限所致。。。
偶的模电能力也有限。。。请问芯片这种能力是由什么内部结构决的？
偶这个电路该怎么解决呢？
还有那个0。68V(B送0V低电平，测A电压而得)而非手册上的0。35V也是偶的疑问~~
感谢高手指点~~

发表于 2008-12-12 12:52

R(DS)on很大，在我二楼的例子中我就把外部上拉从10K换成了100K，结果。。。。。低电平从1。4V变成了1。38V。。。。哇，还真有效果。。。
它们的内部到底怎么个拉低法的，晕。。。。。。。

发表于 2008-12-12 13:15

发表于 2008-12-12 13:16

发表于 2008-12-12 13:26

三极管BE极电压就在那里，A点怎么可能太低
按1284的标准，并口低电平输出最差也有0.4V（Iol=4ma)（并口3脚的电压），你测出来的电压这么高，要么你的电路有问题要么并口有问题。

发表于 2008-12-12 14:13

回4楼xusn：您的意思是，10K太小，使输入电流太大么？那么偶2楼换成100K也没反应啊

5楼yewuyi大虾批评的是啊，继续学习~~

回6楼lyjian：偶把此芯片换成AT24C08（SDA那个线电路就这样，不用作任何变动）是可以的，AT24C08能把A点电平拉为0。68V左右。因此一定是这块芯片某些能力不足。。。

偶已了解的，芯片实现外部控制，一般一MOS开关，输出高截止，输出低导通把总线接地；还听人说有时会在管下加一强下拉电阻，请问我这种情况是否是“强下拉电阻造成的”？如果芯片不能再改了，与使用电路应该怎么改才能测到芯片的低输出呢（偶想简单的，不想加其它巨大的三态器了）？？

发表于 2008-12-12 14:17

虽然可能我听不懂，但偶还是想听下您老的意见，
我真的想知道这么个小东东到底包括什么复杂的模拟原理。。。。。

发表于 2008-12-12 14:46

发表于 2008-12-12 14:53

抱歉，芯片确实有问题（偶上面说了，SDA脚功能差不多的AT24C08能正常工作的），
这块芯片的开漏输出模块处还有其它门电路，但是各位身经百站的大虾知道什么样的情况会使开漏输出在我上面电路中只能把低电平拉到1。4V这么高么？

另外偶还有重要情报没汇报，我用MCU的IO口接一10K上拉电阻接此芯片SDA口检测其状态是可以的（也就是此时它能把电平拉为0。几V的低电平），为什么？难道是并口问题？？？

芯片拉低总线电平的能力是由什么决定的？

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偶自己遇到个例子，

然后我又想说不定因为它内部是MOS开关，

灌电流太大,导致退出饱和区啦!

呵呵，模拟能力太有限了，所以就没法解释了

晕

回LS各位：

5楼叶侠，

U1拉不低SDA线？ 那是芯片的问题

回xwj大大虾：

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