不管哪家的FPGA ，硬件上都有全局时钟网络，这样各个寄存器的时钟可以保证最小的skew。
我现在是所有模块的clk 全部由pll的某个输出 产生的。异步复位信号也都连在一起后由一个引脚输入。 我设置的是自动分配全局时钟，看报告 PLL 的输出和异步复位信号的确是约束到了某个全局时钟上了，但是扇出有几百个。这样会不会有问题？
还有一个问题，FPGA 的复位脚即使不接，在JTAG 调试的时候， if（！rst） {。。。} 里面的寄存器的初始化也能成功，这个过程FPGA 是怎么复位的呢？
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