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[数据转换器-信号链]

ADS805按时序图怎么写程序?

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本帖最后由 huangqianghq 于 2013-4-14 13:36 编辑

这是并行ADC-ADS805的时序图,我直接不断的读IO口数据,输入0v,读出是1.2v,不按时序图也应该能读出0V啊,不知什么原因?这样直接读IO口可以吗?如果不可以,按时序图怎样写程序?

ADS805时序图.png (34.28 KB )

ADS805时序图.png

相关帖子

沙发
cjhk| | 2013-4-14 16:54 | 只看该作者
不是很了解  呵呵   顶一个   呵呵

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cjhk| | 2013-4-14 16:57 | 只看该作者
帮楼主顶一个   呵呵   希望有高手能够帮忙解出来

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地板
airwill| | 2013-4-15 12:42 | 只看该作者
这是个 SPI 时序,不知道楼主用的是什么主芯片?
我想应该可以参考该芯片的 SPI 例程来做。
还是比较简单的。

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5
huangqianghq|  楼主 | 2013-4-16 22:14 | 只看该作者
airwill 发表于 2013-4-15 12:42
这是个 SPI 时序,不知道楼主用的是什么主芯片?
我想应该可以参考该芯片的 SPI 例程来做。
还是比较简单的 ...

这是个TI的并口的高速ADC时序,和SPI完全不一样吧

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6
airwill| | 2013-4-16 22:19 | 只看该作者
抱歉,犯错误了,真是看错了。
时序图其实比较简单。
在读数据的同时,就是还得管一下 CLK 信号。
就是应该 CLK 正脉冲后,并口读一次数据。

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7
hjf2001| | 2013-4-16 22:24 | 只看该作者
你这个应该是ADC的时序图吧,和数据输出没有关系。

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8
huangqianghq|  楼主 | 2013-4-17 09:36 | 只看该作者
airwill 发表于 2013-4-16 22:19
抱歉,犯错误了,真是看错了。
时序图其实比较简单。
在读数据的同时,就是还得管一下 CLK 信号。

仔细看,是第六个CLK时,输出第一个数据,我理解是每转换一次要多6个CLK

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9
huangqianghq|  楼主 | 2013-4-17 09:37 | 只看该作者
hjf2001 发表于 2013-4-16 22:24
你这个应该是ADC的时序图吧,和数据输出没有关系。

意思是不管时钟,不断的读数据就行了?

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10
airwill| | 2013-4-17 09:41 | 只看该作者
我看应该是每个时钟都有结果的
只是得到的结果会滞后7个时钟

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11
huangqianghq|  楼主 | 2013-4-17 10:58 | 只看该作者
airwill 发表于 2013-4-17 09:41
我看应该是每个时钟都有结果的
只是得到的结果会滞后7个时钟

是的,我每次给18个时钟(12位ADC),从第6个CLK开始读出一次转换值

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12
huangqianghq|  楼主 | 2013-4-17 11:06 | 只看该作者
我仔细看了哈时序,它是每个时钟输出12位数据,而不是一位一位的输出,对吗?如果我采集直流信号,可以不管输出滞后这个问题,就直接读数据

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13
重邮king| | 2013-7-21 17:02 | 只看该作者
今天和你遇到了同样的问题,不知道LZ解决没了啊?可否分享下~

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14
重邮king| | 2013-7-21 17:26 | 只看该作者
刚才简单改了下电路,就是把Vref和SEL相连,这样输出的数据就正确啦(0~5V),但是数据还是有抖动,不知道是电源等噪声干扰的原因还是程序的问题~

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15
399498400| | 2013-8-8 21:17 | 只看该作者
你的电路图给我看下行吗

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16
chuangpu| | 2013-8-9 19:54 | 只看该作者
有时间  将电路图上传一个   让大家琢磨琢磨   楼主  

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17
trumpxp| | 2013-8-10 09:44 | 只看该作者
应该是SPI的协议问题吧   

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18
wmyan2010| | 2013-8-11 21:27 | 只看该作者
这显然是一个并行的时序,跟SPI没有任何关系啊

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19
wmyan2010| | 2013-8-11 21:28 | 只看该作者
个人理解:前6个时钟周期数据是无效的,也就是说实际数据延迟了6个时钟周期,读取数据从第七个周期开始,每个时钟上升沿,把12bit数据送出。

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20
cleveland| | 2013-11-22 16:55 | 只看该作者
ADC不错,只是太贵了,BTW,有便宜点的高速并行ADC推荐码?8位的也行。

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