verilog hdl中是否有取整操作（函数或指令）

只看该作者 · 2013-4-14 20:57

本帖最后由 xuxin5406 于 2013-4-14 21:01 编辑

比如对一个数（24.5）取整，得到24或25都行，不晓得有木有这样的指令？（渴求诸位大虾指教，谢谢！）

只看该作者 · 2013-4-15 10:43

是写 testbench 用？

只看该作者 · 2013-4-15 12:58

没有,

只看该作者 · 2013-4-15 15:43

ifpga 发表于 2013-4-15 10:43
是写 testbench 用？

就是一般的模块代码！
比如：
module qz(a,b);
input  [7:0]a;
output  [7:0]b;
initial
a = 24.5;
b = ????a;                      //a等于24.5，通过？？？？（取整操作）变成24或者25，再赋给b
endmodule

大概意思是这样，我要问的就是打问号的地方，不晓得有木有这样的操作？
请多指教，谢谢！