Altera 时钟复用编译错误。

只看该作者 · 2013-4-16 21:02

今晚搞了下时钟复用，原打算可以动态的选择PLL 输出的四种频率的时钟，用的是CLOCK_CTR IP核，可是总是报错。
Error: inclk[0] port of Clock Control Block "CLOCK_CTR:inst|CLOCK_CTR_altclkctrl_uhi:CLOCK_CTR_altclkctrl_uhi_component|clkctrl1" is driven by PLL:inst1|altpll:altpll_component|PLL_altpll:auto_generated|wire_pll1_clk[0], but must be driven by a clock pin

模块手册上明明写的可以是PLL 的输出作为输入：

2..png (56.26 KB )

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2013-4-16 21:01 上传

何解？

-714 · 2013-4-16 22:37

上面那个input连的vcc神马意思？
应该连到input【0：3】上

-714 · 2013-4-16 22:38

应该连到inclk【0：3】上

只看该作者 · 2013-4-17 11:03

1003704680 发表于 2013-4-16 22:37
上面那个input连的vcc神马意思？
应该连到input【0：3】上

就是这样的一个标号并不是连到VCC 上我还没有分配管脚

只看该作者 · 2013-4-17 11:04

1003704680 发表于 2013-4-16 22:38
应该连到inclk【0：3】上

那个datasheet 上黄色部分明明说了可以连到 PLL 输出上怎么不行？

-714 · 2013-4-17 21:55

感觉是约束文件的错误？

Altera 时钟复用 编译错误。

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