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FPGA语言综合有什么作用

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lionyi|  楼主 | 2013-4-17 10:28 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, verilo, verilog, HDL, hd
各位好，我是一个FPGA verilog初学者，今天看到verilog HDL语言的综合，书上是这样给的概念：综合就是将verilog HDL语言描述的电路，从寄存器传输级（RTL level）模型构造成门级网表的处理过程。我看了半天还是不能明白这语言综合是怎么回事？所以在这论坛上来请教各位大神，望不吝赐教！

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沙发
ifpga| | 2013-4-17 10:54 | 只看该作者
跟C语言的编译器是一个道理
就是把C语言转译成CPU支持的机器指令
而FPGA综合是把 Verilog 转译成网表

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板凳
lionyi|  楼主 | 2013-4-17 14:28 | 只看该作者
网表就是用门级电路构成的逻辑电路吗？

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地板
ifpga| | 2013-4-17 15:09 | 只看该作者
可以这样理解

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5楼
lionyi|  楼主 | 2013-4-17 17:40 | 只看该作者
ifpga 发表于 2013-4-17 15:09
可以这样理解

再请教一下，在quartus ii 里怎么进行综合呢  在这编译环境里综合是怎样体现的 综合了之后是能看见实质的文件吗 今天下午在网上查了很久，还是一头雾水 麻烦你帮我解惑哈

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6楼
huangxz| | 2013-4-17 23:18 | 只看该作者
综合结果一般软件里面是可以看到的,quartus肯定是有两种基本的,一个是RTL级别,另外一个是工程级别的,不过如果对于比较复杂的逻辑还是要慢慢看才看的懂

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7楼
lionyi|  楼主 | 2013-4-18 08:50 | 只看该作者
huangxz 发表于 2013-4-17 23:18
综合结果一般软件里面是可以看到的,quartus肯定是有两种基本的,一个是RTL级别,另外一个是工程级别的,不过如 ...

quartus ii 里已经包含了综合工具吗？那怎么操作是对verilog HDL语言进行综合呢？还有就是怎么看综合结果呢？麻烦你给我讲解一下，谢谢了

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8楼
huangxz| | 2013-4-18 09:59 | 只看该作者
如何综合你建立一个工程,按ctrl+L就知道了
RTL查看在tool里面

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9楼
lionyi|  楼主 | 2013-4-18 15:18 | 只看该作者
huangxz 发表于 2013-4-18 09:59
如何综合你建立一个工程,按ctrl+L就知道了
RTL查看在tool里面

蒽、谢谢了 还有一个问题，我们通过看quartus ii里的RTL Viewer 和 Technology Map Viewer有什么作用呢？

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10楼
huangxz| | 2013-4-18 15:57 | 只看该作者
lionyi 发表于 2013-4-18 15:18
蒽、谢谢了 还有一个问题，我们通过看quartus ii里的RTL Viewer 和 Technology Map Viewer有什么作用呢？ ...

就是综合的结果啊

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11楼
Backkom80| | 2013-4-18 17:34 | 只看该作者
:lol

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12楼
lionyi|  楼主 | 2013-4-18 20:26 | 只看该作者
huangxz 发表于 2013-4-18 15:57
就是综合的结果啊

呵呵 我是一个初学者对综合没什么概念，问的问题没水平请见谅哈！因为我在书上看到verilog HDL综合后可以提高代码的质量和性能，所以以为这结果有什么其他作用 见笑了哈 谢谢你

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13楼
lionyi|  楼主 | 2013-4-18 20:27 | 只看该作者
Backkom80 发表于 2013-4-18 17:34

菜鸟中的初学者，见笑了哈  还请多多指教  呵呵

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