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请教个FIFO的使用问题

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楼主
kdurant|  楼主 | 2013-4-18 09:07 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FIFO, 时钟, AC, altera, ip核
本帖最后由 kdurant 于 2013-4-18 09:21 编辑

使用altera的IP核
FIFO深度32个字节，8bit位宽

写的时候是每过一段时间（2M速度）wrreq拉高写4个数据进去

读的时候我想只要wrempty不空就把rdreq拉高然后读数据

现在有个问题
rdempty在写进数据后隔了很长时间才变低，导致我之前想读数据的时钟也读不出来

我想知道为什么rdempty会过那么长时间才变低



另外，读时钟要一直给吗？还是在rdreq为高的情况给就行？

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沙发
ifpga| | 2013-4-18 09:19 | 只看该作者
时钟肯定是一直要有的
不然要 rdreq 干嘛

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板凳
kdurant|  楼主 | 2013-4-18 09:41 | 只看该作者
恩，你说的有道理
为什么rdempty在写进数据后隔了很长时间才变低？

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地板
kdurant|  楼主 | 2013-4-18 09:45 | 只看该作者
我把rdclk一直给，基本上还是那样

未命名.jpg (67.89 KB )

未命名.jpg

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5楼
ifpga| | 2013-4-18 09:59 | 只看该作者
kdurant 发表于 2013-4-18 09:41
恩，你说的有道理
为什么rdempty在写进数据后隔了很长时间才变低？

这个是肯定的，内部是有 latency 的

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6楼
kdurant|  楼主 | 2013-4-18 10:11 | 只看该作者
但是这个latency也太多了吧
初步数了一下，有8个clk

而且在altera的IP配置里面也没有找到相关的东西

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7楼
Backkom80| | 2013-4-18 10:54 | 只看该作者
:D

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8楼
kdurant|  楼主 | 2013-4-18 11:04 | 只看该作者
ifpga 发表于 2013-4-18 09:19
时钟肯定是一直要有的
不然要 rdreq 干嘛

保证在rdreq拉高前后有时钟，不可以吗？

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9楼
ifpga| | 2013-4-18 11:11 | 只看该作者
那你这个时钟怎么写，难道你要用门控时钟？

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10楼
kdurant|  楼主 | 2013-4-18 11:19 | 只看该作者
先不说时序上有什么影响，这样做可以吗？

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11楼
kdurant|  楼主 | 2013-4-18 11:30 | 只看该作者
kaiseradler 发表于 2013-4-18 11:21
设计有问题！这个是异步fifo，读写不能同时！因为时钟不一样！

不会吧
fifo本来不就是干这个的吗

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12楼
ifpga| | 2013-4-18 11:39 | 只看该作者
kdurant 发表于 2013-4-18 11:19
先不说时序上有什么影响，这样做可以吗？

理论上肯定可以
但是实际设计肯定没有人这样做
没有意义

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13楼
ifpga| | 2013-4-18 15:44 | 只看该作者
异步FIFO不能同时读写？
那还怎么用呢？

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14楼
kdurant|  楼主 | 2013-4-18 16:28 | 只看该作者
用过lattice的异步FIFO模块，可以同时读写
altera的晚上回家试试

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15楼
Backkom80| | 2013-4-18 17:28 | 只看该作者
1，异步fifo的读写时钟应该可以不同步的，不然如何称异步fifo。
2，查查这个IP的操作时序，个人觉得时序操作可能有误。

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16楼
ifpga| | 2013-4-18 18:20 | 只看该作者
kaiseradler 发表于 2013-4-18 16:23
，无语。您老做到现在的fpga？难道这个都不知道？异步fifo读写分开！当然是写完了 通知别人读！
要同 ...

呵呵
我是挺老的
本人没用过异步FIFO
但是从常识上讲你所谓的异步FIFO的存在就没有意义啦

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17楼
kdurant|  楼主 | 2013-4-18 21:25 | 只看该作者
异步FIFO还是可以同时读写的

QQ截图20130418212410.png (12.41 KB )

QQ截图20130418212410.png

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18楼
lwq030736| | 2013-4-18 21:55 | 只看该作者
kdurant 发表于 2013-4-18 21:25
异步FIFO还是可以同时读写的

同时读写会有一定几率丢掉一些数据

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19楼
ifpga| | 2013-4-19 14:32 | 只看该作者
altera 4CE10,异步FIFO
读写使能同时有效
没有发现丢数据啊

2013-4-19 14-30-28.png (16.49 KB )

2013-4-19 14-30-28.png

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20楼
ifpga| | 2013-4-19 16:59 | 只看该作者
时钟沿是对齐的啊

2013-4-19 16-58-57.png (15.48 KB )

2013-4-19 16-58-57.png

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