小白的问题，关于一个TEST BENCH

只看该作者 · 2013-4-21 13:16

`timescale 1ns / 1ps

//`timescale 1us/10ns

module led_testbench;



        // Inputs

        reg CLK1;



        // Outputs

        wire [3:0] LED;

        parameter PERIOD = 100; 



        // Instantiate the Unit Under Test (UUT)

        led_test uut (

                .LED(LED), 

                .CLK1(CLK1)

        );



        initial begin

                // Initialize Inputs

                CLK1 = 0;



                // Wait 100 ns for global reset to finish

                #100;

        

                // Add stimulus here

                forever #PERIOD CLK1 = ~CLK1;



        end

        

/*        always [url=home.php?mod=space&uid=72445]@[/url] (*)

                begin

                        #PERIOD CLK1 = ~CLK1;

                end*/

        

      

endmodule

为什么我仿真的时候CLK1就是没变化，但是确是1呢？