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用altium编辑VHDL文件 中文注释重叠

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楼主
伯牙绝弦|  楼主 | 2013-4-22 00:05 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
Altium, VHDL, AC

如题，百度没找到解决方法，到此发帖求助，用中文注释的时候两个汉字会重叠，尝试加空格，可以解决，把第一行的分开了，但是这样太麻烦，是不是哪里可以设置。

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沙发
jlass| | 2013-4-22 15:07 | 只看该作者
这个跟编译器有关吧，估计没什么好方法

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板凳
GoldSunMonkey| | 2013-4-22 22:08 | 只看该作者
这个和文本工具有关系吧

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qin552011373 + 6 很给力!
地板
xjsxjtu| | 2013-4-22 22:59 | 只看该作者
不明白

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5楼
伯牙绝弦|  楼主 | 2013-4-25 00:11 | 只看该作者
实验室里的台式机上的6.0的可以正常显示，用的13版的反而不能，纳闷了

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6楼
GoldSunMonkey| | 2013-4-25 23:25 | 只看该作者
伯牙绝弦 发表于 2013-4-25 00:11
实验室里的台式机上的6.0的可以正常显示，用的13版的反而不能，纳闷了

就是13版的文本编辑工具不行

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7楼
XiaoWei369| | 2013-4-25 23:37 | 只看该作者
猴哥介绍一个软件呗

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8楼
伯牙绝弦|  楼主 | 2013-4-28 00:08 | 只看该作者
那怎么反而倒退了！。。。好吧，将就着用吧。还有altium 13或者10版的VHDL仿真也不行，加了测试文件，编译时对的，但是simulate菜单下都是灰的，不能仿真，是**版的bug么？

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