奇怪，声明的端口在rtl视图里看不见了

只看该作者 · 2013-4-22 18:44

声明端口如下

module SV2124A4WControl    

(

    //input port

    Clk,

    RSTn,

    FrameSignal,

    PluseSignal,

    BL1_LE,



    //output port

    CIS0_Clk,

    CIS0_Sp,

    CIS1_Clk,

    CIS1_Sp,

    CIS2_Clk,

    CIS2_Sp,

    CIS3_Clk,

    CIS3_Sp,



    CIS_BL_Ctl1,

    CIS_BL_Ctl2,



    GetLineDataFake,

    GetLineDataStart,

   SV_TestPort

    GetLineDataOver

);

RTL视图







明显没有SV_TestPort



就算我没有后面没有用到这个端口它也应该有的，何况我还用到了呢

求解

只看该作者 · 2013-4-22 19:49

SV_TestPort后缺了个“，”

只看该作者 · 2013-4-22 20:35

这个点，是我编辑的时候不小心弄掉的

只看该作者 · 2013-4-23 08:55

确实奇怪，想不通。

只看该作者 · 2013-4-23 09:58

端口用没有使用上，如果RTL代码中没有任何操作，也会被综合掉的

只看该作者 · 2013-4-23 10:45

本帖最后由 changan1216 于 2013-4-23 10:46 编辑

可能是例化模块的时候丢了该信号,造成该端口没有被使用,因此没有产生信号传递被优化掉
这里消失的SV_TestPort只是个端口,如果所说的SV_TestPort使用到了,却是仅在模块内部或仅在模块外部使用了wire/reg SV_TestPort综合的信号/触发器,而没有通过output SV_TestPort端口对内外两个模块信号传递,则端口是会被优化掉的
可以打开该模块看内部信号是否有SV_TestPort信号
您的描述不详细,没有上下代码,最好有代码提供调试查找具体错误原因