奇怪,声明的端口在rtl视图里看不见了

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 楼主| kdurant 发表于 2013-4-22 18:44 | 显示全部楼层 |阅读模式
  1. 声明端口如下
  2. module SV2124A4WControl   
  3. (
  4.     //input port
  5.     Clk,
  6.     RSTn,
  7.     FrameSignal,
  8.     PluseSignal,
  9.     BL1_LE,

  10.     //output port
  11.     CIS0_Clk,
  12.     CIS0_Sp,
  13.     CIS1_Clk,
  14.     CIS1_Sp,
  15.     CIS2_Clk,
  16.     CIS2_Sp,
  17.     CIS3_Clk,
  18.     CIS3_Sp,

  19.     CIS_BL_Ctl1,
  20.     CIS_BL_Ctl2,

  21.     GetLineDataFake,
  22.     GetLineDataStart,
  23.    SV_TestPort
  24.     GetLineDataOver
  25. );
  26. RTL视图



  27. 明显没有SV_TestPort

  28. 就算我没有后面没有用到这个端口它也应该有的,何况我还用到了呢
  29. 求解










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soap21 发表于 2013-4-22 19:49 | 显示全部楼层
SV_TestPort后缺了个“,”
 楼主| kdurant 发表于 2013-4-22 20:35 | 显示全部楼层
这个点,是我编辑的时候不小心弄掉的
Backkom80 发表于 2013-4-23 08:55 | 显示全部楼层
确实奇怪,想不通。
zbhbyc 发表于 2013-4-23 09:58 | 显示全部楼层
端口用没有使用上,如果RTL代码中没有任何操作,也会被综合掉的
changan1216 发表于 2013-4-23 10:45 | 显示全部楼层
本帖最后由 changan1216 于 2013-4-23 10:46 编辑

可能是例化模块的时候丢了该信号,造成该端口没有被使用,因此没有产生信号传递被优化掉
这里消失的SV_TestPort只是个端口,如果所说的SV_TestPort使用到了,却是仅在模块内部或仅在模块外部使用了wire/reg SV_TestPort综合的信号/触发器,而没有通过output SV_TestPort端口对内外两个模块信号传递,则端口是会被优化掉的
可以打开该模块看内部信号是否有SV_TestPort信号
您的描述不详细,没有上下代码,最好有代码提供调试查找具体错误原因
lwq030736 发表于 2013-4-23 16:46 | 显示全部楼层
没有用到会被综合器优化掉的吧
huangxz 发表于 2013-4-24 15:35 | 显示全部楼层
是的,很多都会被优化
ifpga 发表于 2013-4-24 20:37 | 显示全部楼层
可能被优化掉了
041030417 发表于 2013-4-25 19:42 | 显示全部楼层
应该被优化掉了,不适用的port也会被优化掉的。
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