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时钟问题

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cxh_boy|  楼主 | 2013-4-25 10:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, edge, POS, 引脚, se
引脚输入时钟SYSCLK ：100M.
always@（posedge SYSCLK） CLK_50M <= ~CLK_50M ;// sysclk 被2分频.得到时钟CLK_50M.
问题：据我所知,从pll出来的时钟,是会被放在全局时钟线上的,
          但是这个我新产生的时钟CLK_50M,不是用pll产生的,是否有什么方法可以将它放在全局时钟线上？？？

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沙发
cuttler| | 2013-4-25 12:36 | 只看该作者
xilinx:
用bufg引入就可以,格式如下
BUFG uut(
.O(),
.I()
);

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板凳
041030417| | 2013-4-25 19:40 | 只看该作者
同上所述，但是不建议这样做。以前xilinx司的工程司和我们说过最好用PLL生成。

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地板
cxh_boy|  楼主 | 2013-4-26 08:40 | 只看该作者
cuttler 发表于 2013-4-25 12:36
xilinx:
用bufg引入就可以,格式如下
BUFG uut(

你这个意思是,我的分频module,在调用时,取名bufg就可以了？
另外,altera的有什么类似的办法吗？

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5楼
Backkom80| | 2013-4-26 08:48 | 只看该作者
对，计数分频会存在不少问题。

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6楼
myx0709| | 2013-4-26 11:08 | 只看该作者
cxh_boy 发表于 2013-4-26 08:40
你这个意思是,我的分频module,在调用时,取名bufg就可以了？
另外,altera的有什么类似的办法吗？ ...

bufg是xilinx的一个原语，一个输入一个输出，就是让你分频好的时钟当输入，输出是一个一模一样的时钟，可以做全局时钟，最好用PLL、DCM、MMCM
altera不清楚

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7楼
cxh_boy|  楼主 | 2013-4-26 16:43 | 只看该作者
Backkom80 发表于 2013-4-26 08:48
对，计数分频会存在不少问题。

没办法,因为我用的是cpld,没办法用pll.

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8楼
cxh_boy|  楼主 | 2013-4-26 16:45 | 只看该作者
myx0709 发表于 2013-4-26 11:08
bufg是xilinx的一个原语，一个输入一个输出，就是让你分频好的时钟当输入，输出是一个一模一样的时钟，可 ...

谢谢myx的解释.

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9楼
cxh_boy|  楼主 | 2013-4-27 16:22 | 只看该作者
问题已经解决,另外我补充下,altera中可以直接在AE中约束到全局时钟线上.

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