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关于过滤脉冲的问题

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flyicdsp|  楼主 | 2013-4-25 18:56 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
脉冲, 数字逻辑, 时钟, 逻辑系统
5V数字逻辑系统中，无时钟源，输出有一个100ns左右的上升脉冲或者是下降脉冲。能否通过数字逻辑或者什么方式将这个上升或者下降的脉冲滤除掉。一位是8us左右，这个100ns的脉冲会影响到位的“0”和“1”的判断。

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沙发
zhaohe2001| | 2013-4-25 20:16 | 只看该作者
本帖最后由 zhaohe2001 于 2013-4-25 20:17 编辑

数字信号是模拟信号的特例，这个上升和下降的过程是不可避免的。不知道你的是什么现象，怎么影响到你的电路了

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板凳
dirtwillfly| | 2013-4-26 09:29 | 只看该作者
上个电路图看看？没图没真相

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地板
flyicdsp|  楼主 | 2013-4-26 10:07 | 只看该作者
见附件的图。怎样将OUT的小脉冲去掉？

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