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关于testbench基础求助

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entepino|  楼主 | 2013-4-28 10:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
写一个testbench,需要加四个激励,一个是reset信号,一个是clock,频率为100M,一个是频率是2K(周期500us)的脉冲,一个是每过1200个脉冲后出现的脉冲(周期大概也是500us)。在ise中添加testbench文件后,出现:

   constant CLK100M_period : time := 10 ns;

   -- Clock process definitions
   CLK100M_process :process
   begin
                CLK100M <= '0';
                wait for CLK100M_period/2;
                CLK100M <= '1';
                wait for CLK100M_period/2;
   end process;
这个情况是不是就表示clk的输入已经被testbench写好了为100M?
然后再下面的文件中添加reset信号,和其它两个信号激励就ok了?

   -- Stimulus process
   stim_proc: process
   begin               
      -- hold reset state for 100 ns.
      wait for 100 ns;       

      wait for CLK100M_period*10;

      -- insert stimulus here

      wait;
   end process;

相关帖子

沙发
entepino|  楼主 | 2013-4-28 10:42 | 只看该作者
刚开始写testbench,请大家指点一二,谢谢!

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板凳
ifpga| | 2013-4-28 11:11 | 只看该作者
对VHDL不大懂
不过,基本上就是这个写法
你可以找两个IP看一下官方的 testbench 是怎么写的

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地板
kdurant| | 2013-4-28 11:16 | 只看该作者
是的,不过话说貌似vhdl的testbench比较难写

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5
xiaopig916| | 2013-4-28 14:35 | 只看该作者
同求,vhdl的testbench写法

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6
闲来2012| | 2013-4-29 22:29 | 只看该作者
对VHDL不熟悉 要是verilog还想讨论下。。。。。

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7
闲来2012| | 2013-4-29 22:29 | 只看该作者
楼组不在哇

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8
1003704680| | 2013-4-29 23:13 | 只看该作者
写法是对的。其实你会写可综合代码,这个很容易理解啊

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9
GoldSunMonkey| | 2013-5-1 16:07 | 只看该作者
理解的语法没有问题

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