[求助]designer设计原理图时一个很奇怪的问题

只看该作者 · 2007-5-28 12:41

使用designer设计原理图时，采用层次设计，设计中有很多子图，在总图中将各个子图相连。但是编译project的时候，发现一个很奇怪的问题。子图中使用过的port名称，顶层文件中也使用了这个port名称。图1是我的子图中的一部分，其中用到了port名CADh。图2和图3和顶层文件中的2个symbol的一部分，其中一个symbol是从图1的子图生成的，另外一个是单片机系统子图生成的。但是编译的时候，会报错，错误如图4所示。并且如果强制将project中的原理图导入到pcb中，上述提示的这些错误的net，会无法导入。请问这是为什么？

只看该作者 · 2007-5-28 12:41

图2

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只看该作者 · 2007-5-28 12:42

图4

只看该作者 · 2007-5-28 12:42

谢谢大家。

[求助]designer设计原理图时一个很奇怪的问题

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这是图2

这是图3

这是图4

希望大家帮忙看看这是什么问题，有没人遇到过这个问题？