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verilog语法讨论

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楼主
hbicecream|  楼主 | 2013-5-5 18:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, model, ST, modelm, lm
model model_inst1（
  .clk(~inclk)
）

model model_inst2（
  .clk(~inclk)
）
////////////////////////////////////////////////////////////////////

assign a=~inclk;

model model_inst1（
  .clk(a)
）

model model_inst2（
  .clk(a)
）
两种写法编译结果一样吗？

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沙发
mhanchen| | 2013-5-5 18:49 | 只看该作者
综合后的网表一样的，不过不推荐第一种写法，有的语法检查通不过

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板凳
hbicecream|  楼主 | 2013-5-5 18:53 | 只看该作者
能不能具体说说哪个语法有问题？

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地板
GoldSunMonkey| | 2013-5-5 19:30 | 只看该作者
hbicecream 发表于 2013-5-5 18:53
能不能具体说说哪个语法有问题？

没有语法问题，可能会有工具认为他有问题。

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feihong777 + 4
5楼
feihong777| | 2013-5-5 19:51 | 只看该作者
GoldSunMonkey 发表于 2013-5-5 19:30
没有语法问题，可能会有工具认为他有问题。

不错，学习啦

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