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FPGA LVDS 输入悬空的时候状态变化问题求解

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ysdx|  楼主 | 2013-5-6 09:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, LVDS, 信号, altera, 偏置电路
大家好。我最近设计的一个东西，采用FPGA的LVDS信号输入。现在发现当连接电缆没有连接的时候，信号竟然有变化。然后查了一下ALTERA的资料说：悬空的LVDS输入会引入未知的信号切换。这个如何是好！！！。我查了LVDS32的数据资料，人家为这个是特意增加一个2.3V电平比较器实现的。现在板子已经好了，如何弥补啊？这个应该增加一个电阻偏置电路才行。有哪位实际弄个？谢谢！

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沙发
GoldSunMonkey| | 2013-5-6 20:48 | 只看该作者
让悬空的管脚为高阻

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板凳
ysdx|  楼主 | 2013-5-7 13:16 | 只看该作者
LVDS输入是不能设置成高阻的啊。

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地板
ysdx|  楼主 | 2013-5-7 18:06 | 只看该作者
确实通过增加上拉下拉电阻实现了。测试还行。

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5楼
Backkom80| | 2013-5-7 18:18 | 只看该作者
:)

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6楼
qin552011373| | 2013-5-7 21:01 | 只看该作者
GoldSunMonkey 发表于 2013-5-6 20:48
让悬空的管脚为高阻

一看就知道问题了  向猴哥靠拢

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7楼
qin552011373| | 2013-5-7 21:02 | 只看该作者
GoldSunMonkey 发表于 2013-5-6 20:48
让悬空的管脚为高阻

求抱大腿

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8楼
GoldSunMonkey| | 2013-5-7 23:23 | 只看该作者
qin552011373 发表于 2013-5-7 21:02
求抱大腿

欢迎来抱

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9楼
GoldSunMonkey| | 2013-5-7 23:23 | 只看该作者
ysdx 发表于 2013-5-7 13:16
LVDS输入是不能设置成高阻的啊。

只要没用都可以，我说XILINX. ATLERA的不清楚

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10楼
GoldSunMonkey| | 2013-5-7 23:23 | 只看该作者
qin552011373 发表于 2013-5-7 21:01
一看就知道问题了  向猴哥靠拢

捧杀

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11楼
Backkom80| | 2013-5-8 08:13 | 只看该作者

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12楼
qin552011373| | 2013-5-8 15:04 | 只看该作者
GoldSunMonkey 发表于 2013-5-7 23:23
捧杀

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13楼
qin552011373| | 2013-5-8 15:05 | 只看该作者
GoldSunMonkey 发表于 2013-5-7 23:23
欢迎来抱

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14楼
GoldSunMonkey| | 2013-5-8 21:13 | 只看该作者
Backkom80 发表于 2013-5-8 08:13

:kiss:

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15楼
GoldSunMonkey| | 2013-5-8 21:13 | 只看该作者
qin552011373 发表于 2013-5-8 15:05

真来啊

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16楼
GoldSunMonkey| | 2013-5-8 21:14 | 只看该作者
qin552011373 发表于 2013-5-8 15:04

哈哈

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17楼
qin552011373| | 2013-5-9 09:28 | 只看该作者
GoldSunMonkey 发表于 2013-5-8 21:13
真来啊

是啊  真的要报  

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18楼
GoldSunMonkey| | 2013-5-9 23:36 | 只看该作者
qin552011373 发表于 2013-5-9 09:28
是啊  真的要报

行啊

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