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用什么语言写fpga测试文件

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楼主
502593045|  楼主 | 2013-5-12 08:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, verilog, verilo, ST, syste
大家好，
     我在内陆3线城市的小公司从事fpga应用开发的工作。担心自己没见过世面会成为井底之蛙。

     我一直在用verilog，最近听说了systemverilog，听说很强大。想请问大家，进行fpga开发时都是用什么语言写测试文件呢？学习systemverilog有必要吗？

    非常感谢！

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沙发
GoldSunMonkey| | 2013-5-12 22:40 | 只看该作者
目前verilog和VHDL是主流，未来可能会SV成主流

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板凳
Tianya283| | 2013-5-12 23:00 | 只看该作者
我用VERILOG

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地板
kdurant| | 2013-5-12 23:27 | 只看该作者
感觉一般程序verilog基本够用

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5楼
huangxz| | 2013-5-13 09:37 | 只看该作者
我好多同事也是用verilog,写测试文件基本靠自动生成,在quartus先画好swf文件,再导出来就成了modelsim的测试文件了

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6楼
Backkom80| | 2013-5-13 13:15 | 只看该作者
听猴哥的没错。
:)

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7楼
GoldSunMonkey| | 2013-5-13 20:59 | 只看该作者
Backkom80 发表于 2013-5-13 13:15
听猴哥的没错。

;P必须的，贝壳

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8楼
Backkom80| | 2013-5-13 22:37 | 只看该作者
GoldSunMonkey 发表于 2013-5-13 20:59
必须的，贝壳

:lol

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9楼
GoldSunMonkey| | 2013-5-14 13:54 | 只看该作者
:)

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10楼
502593045|  楼主 | 2013-5-14 16:15 | 只看该作者
谢谢大家！21ic论坛很热闹啊

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11楼
ds911| | 2013-12-19 14:09 | 只看该作者
SV的抽象层次高点，如果希望测试平台的功能性强，SV写起来会容易点

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12楼
1072978274| | 2013-12-31 15:53 | 只看该作者
用的verilog做的

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