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modelsim后仿真正确，但实际不对

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楼主
kdurant|  楼主 | 2013-5-13 21:08 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
modelsim, 后仿真, UART, 时钟, 功能仿真
没事干重写了一个uart的程序，功能仿真对，上板子一看自发自收都不对
单个字节，单个字节的发，就可以看出有的bit是错的
多个字节发的，错的就更严重了

做了后仿真，也没有看出问题
把时钟约束了下，Fmax=90MHz+++

现在我不知道该从哪里检查了

希望各位可以指点下方向

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沙发
xuehua230| | 2013-5-13 21:09 | 只看该作者
等待猴哥

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板凳
kdurant|  楼主 | 2013-5-13 22:00 | 只看该作者
无意中发现了问题

采用第一种写法得到UartClk，就会出问题
采用第二章写法得到UartClk，一切都正常

请教这两种写法有什么区别？

为什么后仿真里体现不出来呢？

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地板
huangxz| | 2013-5-13 22:21 | 只看该作者
kdurant 发表于 2013-5-13 22:00
无意中发现了问题

采用第一种写法得到UartClk，就会出问题

组合逻辑经常会出现毛刺,我以前也遇到过,还是使用同步设计比较好

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5楼
Backkom80| | 2013-5-13 22:43 | 只看该作者
组合逻辑会出现毛刺。
产生的的原因是：clkcount各个位的变化不一致，使uartclk不准

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6楼
kdurant|  楼主 | 2013-5-14 08:53 | 只看该作者
这个我可以理解

但后仿真为什么体现不出来呢

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7楼
GoldSunMonkey| | 2013-5-14 13:48 | 只看该作者
kdurant 发表于 2013-5-14 08:53
这个我可以理解

但后仿真为什么体现不出来呢

后仿的结果不一定使正确的。因为后仿体现不出线延时

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8楼
GoldSunMonkey| | 2013-5-14 13:48 | 只看该作者
Backkom80 发表于 2013-5-13 22:43
组合逻辑会出现毛刺。
产生的的原因是：clkcount各个位的变化不一致，使uartclk不准 ...

是的啊

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9楼
kdurant|  楼主 | 2013-5-14 17:27 | 只看该作者
GoldSunMonkey 发表于 2013-5-14 13:48
后仿的结果不一定使正确的。因为后仿体现不出线延时

加入sdf文件的后仿真，体现不出延迟？

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10楼
lwq030736| | 2013-5-14 23:17 | 只看该作者
后仿真又没考虑接收端的时序及电路板的延时

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11楼
GoldSunMonkey| | 2013-5-15 15:00 | 只看该作者
kdurant 发表于 2013-5-14 17:27
加入sdf文件的后仿真，体现不出延迟？

当然体现不出来。

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12楼
GoldSunMonkey| | 2013-5-15 15:00 | 只看该作者
lwq030736 发表于 2013-5-14 23:17
后仿真又没考虑接收端的时序及电路板的延时

是的：）

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13楼
xuehua230| | 2013-5-15 23:33 | 只看该作者
猴哥 V5

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14楼
GoldSunMonkey| | 2013-5-16 23:05 | 只看该作者
恭喜啦

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