Altera PLL仿真问题

只看该作者 · 2013-5-27 20:20

modelsim6.5仿真:
使用1路clk输出是，仿真结果是正确的
使用2路clk输出时，输出全是红线

请教下这是为什么？

1万 · 2013-5-27 22:10

本帖最后由 GoldSunMonkey 于 2013-5-27 23:55 编辑

不懂帮顶

1万 · 2013-5-27 23:55

库文件没有编译成功？

1万 · 2013-5-27 23:55

qin552011373 发表于 2013-5-27 22:10
不懂帮顶

不懂就问

1万 · 2013-5-28 09:21

GoldSunMonkey 发表于 2013-5-27 23:55
不懂就问

好滴啊

只看该作者 · 2013-5-28 15:01

必须成功啊，不然一路输出也不会是正常的

1万 · 2013-5-28 18:25

kdurant 发表于 2013-5-28 15:01
必须成功啊，不然一路输出也不会是正常的

无图无真相,无代码,怎么弄?;P

1万 · 2013-5-28 23:03

qin552011373 发表于 2013-5-28 09:21
好滴啊

欢迎啊

1万 · 2013-5-28 23:04

kdurant 发表于 2013-5-28 15:01
必须成功啊，不然一路输出也不会是正常的

从道理上讲，不应该啊

1万 · 2013-5-28 23:04

huangxz 发表于 2013-5-28 18:25
无图无真相,无代码,怎么弄?

有点奇怪，感觉像是PLL没有输出啊

只看该作者 · 2013-5-29 08:43

直接生成的PLL，给个时钟和复位，没有其他了的

1万 · 2013-5-29 10:59

kdurant 发表于 2013-5-29 08:43
直接生成的PLL，给个时钟和复位，没有其他了的

真不明白你是怎么弄的,自己弄了一个,你看看吧,
:L

1万 · 2013-5-29 11:00

复制

module pll_test(i_rst,i_clk, o_clk1, o_clk2, o_lock);

input i_clk;

input i_rst;

output o_clk1, o_clk2;

output o_lock;



pll1 u1(.areset(i_rst),

        .inclk0(i_clk),

        .c0(o_clk1),

        .c1(o_clk2),

        .locked(o_lock)

        );



endmodule

1万 · 2013-5-29 23:53

huangxz 发表于 2013-5-29 11:00

没问题啊

只看该作者 · 2013-5-30 20:46

GoldSunMonkey 发表于 2013-5-29 23:53
没问题啊

厉害啊

只看该作者 · 2013-5-31 11:24

huangxz 发表于 2013-5-29 10:59
真不明白你是怎么弄的,自己弄了一个,你看看吧,

这个PLL可以直接调用核里的不？？？那里面相位这些都可以自己设置的吧？？

1万 · 2013-5-31 11:27

醉小清风发表于 2013-5-31 11:24
这个PLL可以直接调用核里的不？？？那里面相位这些都可以自己设置的吧？？ ...

这个就是用的ip core,详细的可能要看下芯片的手册,不同芯片也是不一样的,
也可以问下FAE

只看该作者 · 2013-6-2 12:58

huangxz 发表于 2013-5-29 10:59
真不明白你是怎么弄的,自己弄了一个,你看看吧,

这个仿真结果是正确的啊，因为PLL有个锁相过程，所以在你的PLL复位后需要有段时间的锁相时间是红的，只有等PLL的LOCK信号有效后PLL锁相输出才是正常的，所以实际使用的时候也应该注意这个LOCK信号。新手不知道分析的对不对哈，欢迎大虾多指点啊:P。

Altera PLL仿真问题

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