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时钟设计问题

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楼主
gxgclg|  楼主 | 2013-5-28 22:23 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, 触发, 触发器, 时钟同步
一个设计有两个与时钟同步的模块a和b。a的一个输出作为b的输入，同时b有一个输出作为a的输入。 输入具有一个数据输入端和时钟输入端的通用时钟触发器可通过一个建立时间Tsu和一个保持时间Tho来表征，给出所需时钟周期的最小值是多少？

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沙发
无冕之王| | 2013-5-28 22:37 | 只看该作者
double sample 跟建立时间和保持时间关系不大 如果真出现meta stable state 那概率非常小
在很多系统都存在这问题

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板凳
baidudz| | 2013-5-28 23:04 | 只看该作者
不太明白

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地板
秋天落叶| | 2013-5-28 23:18 | 只看该作者
无冕之王 发表于 2013-5-28 22:37
double sample 跟建立时间和保持时间关系不大 如果真出现meta stable state 那概率非常小
在很多系统都存在 ...

分析的很对

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