21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › CPLD如何实现时钟偏移
返回列表 发新帖我要提问

CPLD如何实现时钟偏移

[复制链接]
1686|5
 楼主| tzljbj 发表于 2013-5-31 16:42 | 显示全部楼层 |阅读模式
CPLD, 时钟, hz, kHz, 脉冲
TDM的8KHz脉冲时钟，CPLD上如何实现偏移 62.5us。有个2.048MHz的参考时钟。
回复

收藏 举报

相关帖子
GoldSunMonkey 发表于 2013-5-31 23:51 | 显示全部楼层
计数？我用的不多，CPLD
回复

收藏 举报

 楼主| tzljbj 发表于 2013-6-1 11:29 | 显示全部楼层
主要是脉冲宽度隔40帧会变宽，计数的话好像会不准。。。。
回复

收藏 举报

huangxz 发表于 2013-6-1 14:05 | 显示全部楼层
PLL,调相位
回复

收藏 举报

 楼主| tzljbj 发表于 2013-6-10 13:50 | 显示全部楼层
CPLD没有PLL啊...
回复

收藏 举报

habc987 发表于 2013-6-10 21:13 | 显示全部楼层
这个好像计数比较好
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

tzljbj

2

主题

8

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部