1.以前使用LX45接高速AD,AD的输出电压和FPGA bank电压都是3.3V，现在要改为1.8V，所在bank的IO供电改为1.8V，辅助供电还是3.3V会不会有问题，在手册里也没有说的很详细，有可能我没看到，如果用2.5V是肯定没问题的，我使用的是LX45的bank3！
2.由于前期测试发现AD输出的随路时钟辐射超标，现在做了以下一些处理：
a.将AD输出的时钟线走内层，上下包地，走线劲量短，AD的输出电平改为1.8V，降低了输出的幅度。
b.在AD时钟和数据线布线方面考虑阻抗匹配。
FPGA和AD如何阻抗匹配，AD的输出阻抗，FPGA的输入阻抗需要怎么匹配？不知道大家有没有什么意见？ |
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