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高扇出信号 时序如何优化？

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 楼主| zhushouxi 发表于 2013-6-8 10:07 | 显示全部楼层 |阅读模式
信号, 时序, TE, GIS, ST
       最经在用Virtex-5，布线后时序分析一条路径不满足，该信号为高扇出信号，如下图所示：



综合属性 Register Duplication,Register Balancing已加上，效果不明显，程序功能 不能再优化，有什么方法能让时序满足？
尝试过用BUFG走全局时钟布线，效果不好


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Backkom80 发表于 2013-6-8 16:35 | 显示全部楼层
看上去像是时钟信号，如是时钟信号引入bufg是正确的。如果软件方法都试过了没有多少较果，那只能尝试改变设计逻辑了。综合时层次保留了吗，可以尝试打平层次试试。
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Backkom80 发表于 2013-6-8 16:37 | 显示全部楼层
逻辑层次只有一层，呵呵，是不是在操作某个IP核？
试过手动调整布局布线吗？也尝试下。
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 楼主| zhushouxi 发表于 2013-6-8 19:38 | 显示全部楼层
Backkom80 发表于 2013-6-8 16:35
看上去像是时钟信号，如是时钟信号引入bufg是正确的。如果软件方法都试过了没有多少较果，那只能尝试改变设 ...

是 时钟使能信号，给几十个相同模块，未保留层次
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 楼主| zhushouxi 发表于 2013-6-8 19:40 | 显示全部楼层
Backkom80 发表于 2013-6-8 16:37
逻辑层次只有一层，呵呵，是不是在操作某个IP核？
试过手动调整布局布线吗？也尝试下。 ...

手动布线 不了解，看来需改变逻辑功能
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Backkom80 发表于 2013-6-9 09:36 | 显示全部楼层
可以试试将综合选项中的层次打平试试。
手动布线，就是做一些位置约束。改变关键路径上一些FF，LUT，DSP，这些底层器件的位置。
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