高扇出信号时序如何优化？

只看该作者 · 2013-6-8 10:07

最经在用Virtex-5，布线后时序分析一条路径不满足，该信号为高扇出信号，如下图所示：

综合属性 Register Duplication,Register Balancing已加上，效果不明显，程序功能不能再优化，有什么方法能让时序满足？
尝试过用BUFG走全局时钟布线，效果不好

只看该作者 · 2013-6-8 16:35

看上去像是时钟信号，如是时钟信号引入bufg是正确的。如果软件方法都试过了没有多少较果，那只能尝试改变设计逻辑了。综合时层次保留了吗，可以尝试打平层次试试。

只看该作者 · 2013-6-8 16:37

逻辑层次只有一层，呵呵，是不是在操作某个IP核？
试过手动调整布局布线吗？也尝试下。

只看该作者 · 2013-6-8 19:38

Backkom80 发表于 2013-6-8 16:35
看上去像是时钟信号，如是时钟信号引入bufg是正确的。如果软件方法都试过了没有多少较果，那只能尝试改变设 ...

是时钟使能信号，给几十个相同模块，未保留层次

只看该作者 · 2013-6-8 19:40

Backkom80 发表于 2013-6-8 16:37
逻辑层次只有一层，呵呵，是不是在操作某个IP核？
试过手动调整布局布线吗？也尝试下。 ...

手动布线不了解，看来需改变逻辑功能

只看该作者 · 2013-6-9 09:36

可以试试将综合选项中的层次打平试试。
手动布线，就是做一些位置约束。改变关键路径上一些FF，LUT，DSP，这些底层器件的位置。

高扇出信号 时序如何优化？