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关于VHDL或Verllog程序稳定性的问题

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pangning7085|  楼主 | 2013-6-12 11:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, LSI, model, modelsim, SIM
在一个工程里面用VHDL和Verllog分别写了几个模块，用顶层连接起来。下载运行有时候能实现目标功能，但有时候就不可以。是我写的程序稳定性不好吗？
另外modelsim这款HDL的仿真软件好用吗？求各位前辈指教。谢谢。

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沙发
mr.king| | 2013-6-12 12:51 | 只看该作者
看过一个说法，时序是设计出来的，不是仿真出来的

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板凳
flypoppy| | 2013-6-12 17:47 | 只看该作者
首先原理要正确，还能保证设计的完整。

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地板
pangning7085|  楼主 | 2013-6-12 19:30 | 只看该作者
mr.king 发表于 2013-6-12 12:51
看过一个说法，时序是设计出来的，不是仿真出来的

这种说法是很经典啊，但我能力达不到啊，自己想出来的东西写不一定能用。所以还是需要仿真来直观地验证。

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5楼
pangning7085|  楼主 | 2013-6-12 19:31 | 只看该作者
本帖最后由 pangning7085 于 2013-6-12 19:36 编辑
flypoppy 发表于 2013-6-12 17:47
首先原理要正确，还能保证设计的完整。

这是我在努力的方向，但是现在我自认为比较好了，但是结果时好时坏，所以想靠仿真来看一下到底是哪里出了问题。

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6楼
GoldSunMonkey| | 2013-6-12 23:50 | 只看该作者
可能，先仿一下也可以，最终还是要从设计上找到原因

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7楼
jlass| | 2013-6-13 09:02 | 只看该作者
应该还是你的程序写的有问题，建议仿真一下，有助于看出问题所在。

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8楼
juliuszwj| | 2013-6-13 10:18 | 只看该作者
估计你程序有问题啊。

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9楼
pangning7085|  楼主 | 2013-6-13 10:22 | 只看该作者
GoldSunMonkey 发表于 2013-6-12 23:50
可能，先仿一下也可以，最终还是要从设计上找到原因

谢谢猴哥帮助。仿真的话一般用什么软件呢？

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10楼
pangning7085|  楼主 | 2013-6-13 10:29 | 只看该作者
jlass 发表于 2013-6-13 09:02
应该还是你的程序写的有问题，建议仿真一下，有助于看出问题所在。

谢谢您。因为之前只用过quartusii的波形文件仿真，但是感觉不太好用，请问您可以推荐一下好用的仿真软件吗？

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11楼
pangning7085|  楼主 | 2013-6-13 10:30 | 只看该作者
juliuszwj 发表于 2013-6-13 10:18
估计你程序有问题啊。

我也觉得，所以要仿真来看一下

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