求助 cadence16.6 DRC问题

发表于 2013-6-16 13:12

在用于博士的工程文件进行DRC检查时，出现ERROR(ORCAP-2207): Check Bus width mismatch
其他没有问题，这是怎么解决啊

发表于 2013-6-17 09:48

总线失配
你定义的Bus和实际的总线个数不一致

发表于 2013-9-24 10:53

不是这个问题，貌似软件问题

发表于 2013-10-9 11:56

本帖最后由 aceice 于 2013-10-9 11:58 编辑

sf_zju 发表于 2013-9-24 10:53
不是这个问题，貌似软件问题

这个好像还真是软件的问题。
http://www.eda365.com/thread-85089-1-1.html
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1085990 CAPTURE DRC B1: "ERROR(ORCAP-2207) Check Bus Width Mismatch" should be INFO
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谁有这个补丁，链接页的楼主删除了:dizzy:

发表于 2013-10-9 15:05

应该不是软件问题吧！你看哈你的规则设置有没问题啊！

发表于 2013-10-10 15:30

天意无罪发表于 2013-10-9 15:05
应该不是软件问题吧！你看哈你的规则设置有没问题啊！

打开以前做的项目，现在进行DRC也出现这个问题了。
以前的项目DRC是通过了的，规则没有变。

发表于 2015-4-10 15:45

我也遇到同样的问题，以前没遇见过

发表于 2016-12-7 13:30

我也遇到同样的问题，请问有解决的吗？

发表于 2017-7-14 11:08

应该是软件问题，我也在看于博士的视频，但是这个DRC好像不会影响生成网表文件。

发表于 2017-10-23 13:14

15620253676 发表于 2017-7-14 11:08
应该是软件问题，我也在看于博士的视频，但是这个DRC好像不会影响生成网表文件。 ...

是不影响，但是在PCB中不能导入网表文件

发表于 2017-11-17 12:17

软件的问题这个问题很早就有人提出来了高版本打开低版本文件

求助 cadence16.6 DRC问题

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