BGA封装的六层板，需要主意哪些地方？

只看该作者 · 2008-7-15 15:07

以前做51两层板，四层也做过，但BGA的没弄过，希望高手能指点下，先一方案用到sansung 2410.急！！

只看该作者 · 2008-7-15 15:08

NOR flash, NAND flash, SDRAM .

只看该作者 · 2008-7-15 15:45

只看该作者 · 2008-7-15 15:52

扇出是什么意思？数据线，SDRAM控制线，是否需要做等长处理。5 mill的线宽, 8/16的孔生产还有问题？
六层板如下：
信号
地
信号
地
电源
信号
BGA封装库有哪些需要注意的吗？阻焊是否需要做些特别的处理？我是直接用向导生成的。希望大侠们可以指点下，分享下你们的设计经验，不甚感激。

只看该作者 · 2008-7-15 16:34

更多内容，详见：
《培训系列“丛书”》
www.armecos.com
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More details, see:
《"Series Books" of Training》
www.armecos.com

只看该作者 · 2008-7-15 21:56

扇出就是往出引线啊
封装照datasheet做就可以,焊盘可取最小值,为方便引线,也可减少via.
最近有个板要用DDR2
学习结果是:时钟信号线粗一些和其他信号线距大一些
数据组的要等长<50   尽量和时钟信号线长度不要差太多
地址,片选什么的一顶要比时钟信号线要长  不过长度最好<1000mil

具体要看跑多高频率的信号
SDARM 也应该遵循这些原则吧  不同是DDR一周期采2次,它采一次

菜鸟学习结果,望高人指点.

只看该作者 · 2008-7-15 22:41

你们老板要倒霉了......

只看该作者 · 2008-7-16 11:03

资料很好，非常感谢，珍藏了。

只看该作者 · 2008-7-16 19:52

名字我忘了叫啥了..汗
不过北京那次聚会,我还知道长什么样子,哈哈
指点指点..DDR layout要怎么弄?
今天刚刚计算了下板上的2片DDR信号线长和位置及孔的影响,明天准备把和PPC的布线完成了.
具体情况:分了3组
数据一组,走top层,等长
时钟信号 s1层  差分线 <1200mil
地址线和控制线 s1,s2层  等长长度1300mil--1400mil
自己想的几点是   DDR下的via少一些,地址线间的的连接孔比较分散,美观上不太好(我想这样在地层的沟要少些,也要短些),估计明天等长的控制要花点时间.

请armecos大侠和路过的高人指点!

只看该作者 · 2008-7-16 22:37

    你理解的全都错了。

    SDARM和DDR的主要区别在时钟模式上，一个是公共时钟同步，一个是源时钟同步。DDR的源时钟同步可不是越短越好，而是有最小走线长度，不能小于这个最小值。可不是你说的1个周期采2次这么简单，不同的时钟模式，时序计算公式不同，差别可大了。

    你这样考虑，DDR不就是内存嘛，写入1读出1，写入0读出0，在干扰下也不出错，这样不就设计成功了嘛。好的，那什么情况会导致实现不了这个目标呢？一个是采样错误，在无效位置采样；另一个是判决错误，由于参考电压不准造成。

    采样错误可以归结为采样/保持时间不满足或者阻抗不匹配造成。等长不是目的，目的是满足采样/保持时间，其实布线可以走很长，不需要太短，甚至太短了反而有问题。阻抗匹配可以源端匹配，也可以终端匹配，有很多种形式。

    DDR的基准电压很低，摆幅小，走线都是有电阻的，经过一段距离后就会产生压降，特别是对低压影响很明显，要不输电线都是高压输电呢，功率损耗和电流的平方成正比，道理就在这里。所以，基准电压层就要大面积铺铜，减少走线电阻。供电方式有两种，电源模块和电阻分压，各有优缺点：电源模块效率高，但电压低，容易产生压降，成本也高；电阻分压的话，电压高些，不易产生压降，成本抵，但电阻功率损耗大。

    时钟信号走线有特殊要求，毕竟时钟太重要了。和其他信号线距离远自然是应该的，但粗细没有特殊要求。

    要想在恶劣环境下仍稳定工作，走线的长度控制，即建立/保持时间的margin就必须控制好。这个需要结合源时钟同步的时序图来详细分析计算和仿真。不是你说的<50那么简单，而是需要大量计算。数据线和时钟线长度差要根据走线路径上的所有延迟情况，调整到最佳位置，这个只能详细计算了，不是你说的只要长度差不多就可以了，有时必须故意差一点，至于这个一点是多少，你需要详细计算和仿真。

    只要满足建立/保持时间要求，走线长度可以很长，没有限制。跑多高频率都没问题。

    注意相临层回流路径问题。

    BGA下孔要注意电地通道完整性，热焊盘，多个盘共用一个孔等问题。

    基本上，你需要参加硬件基础培训，按照你现在的思路设计DDR电路是完全失败的，你有很多基础概念不知道，你自己总结的理论完全是凭空想象，没有系统的设计思路，不知道切入点在哪里，不知道线索在哪里，“盲人骑瞎马，夜半临深渊”，幸亏碰到我，你终于可以死个明白了。

只看该作者 · 2008-7-17 09:01

死的明白了,呵呵!

只看该作者 · 2008-7-17 09:18

看你的说明，真是，“盲人骑瞎马，夜半临深渊”，吓得不太敢布线了。看来我得从基础的基础学习，希望不要让老板倒霉了还不明不白，毕竟拿人钱财替人消灾啊。向你学习，推荐些书什么的。

只看该作者 · 2008-7-17 15:05

    做的人不写，写的人不做，大部分书都是教你怎么使用EDA工具的，讲述设计思路、开发经验的书极少。而且也不能指望通过看几本书就学会硬件开发，毕竟硬件是个实践性很强的工作，要边干边学效果才好。

    比较现实的作法是参加培训，不过，大多数老板不懂技术，宁愿在市场上“交学费，买教训”，也不愿意给员工报销培训费用。也许，多在市场上失败几次，能让老板意识到培训的重要性。作为员工，最好的选择就是去那些提供岗前培训，或者有技术积累的公司做事，不然，技术学不到，心情还郁闷。我只能指出设计问题所在，但没有好的解决初学者培训的办法，时间精力也不够，所以我才说“死也死个明白”，当你知道了失败原因，虽然还是不能避免项目失败，但毕竟实践过了，也知道了问题所在，对以后发展还是有帮助作用的。

    我们目前能提供的培训只有《ecos增值包》，含有一些基础硬件培训咨询内容，可以提供一些英文学习资料。www.armecos.com

只看该作者 · 2008-7-17 17:05

楼上自己做产品吗？

只看该作者 · 2010-3-23 16:36

遗憾怎么关键内容都看不到！

BGA封装的六层板，需要主意哪些地方？

相关下载

相关帖子

注：

BGA下去耦电容的放置和扇出要下工夫

谢谢楼上

《快快乐乐跟我学高速PCB设计》有BGA布线注意事项

我也是菜鸟哈..

LS雷到我了，

谢谢armecos

7楼的大侠

好吧，免费给你咨询一下吧，哈哈！

谢谢armecos大侠指点

armecos还有更多的相关资料？

这方面的书好象没有，

热闹