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cyclone IV ddr2问题

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楼主
lhw013|  楼主 | 2013-6-27 16:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
cyclone, DDR, mb, ps, ST
设计了一块板子，用qsys搭了一个ddr2，时钟速率为166.667，ddr2宽度为16bit
故理论速率上限为83*64Mbps
但是，实际测下来写只有理论10%，读只有理论的2%
但是，读写数据都是正确的，就是速率太慢，被waitrequest 阻塞的比较多，请问问题出在哪

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沙发
蓝色风暴@FPGA| | 2013-6-27 20:26 | 只看该作者
一般读写效率为理论上的70%，你这就太少了，不要在qsys里面用，有可能其他模块太多，单独在quartus里面用

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板凳
ysdx| | 2013-6-28 09:58 | 只看该作者
你是如何读写的啊。burst开启没有？

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地板
GoldSunMonkey| | 2013-6-28 21:40 | 只看该作者
:)还是XILINX的好啊

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5楼
蓝色风暴@FPGA| | 2013-6-28 22:48 | 只看该作者
GoldSunMonkey 发表于 2013-6-28 21:40
还是XILINX的好啊

altera的内存读写效率比xilinx高多啦

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6楼
lhw013|  楼主 | 2013-10-12 10:30 | 只看该作者
蓝色风暴@FPGA 发表于 2013-6-27 20:26
一般读写效率为理论上的70%，你这就太少了，不要在qsys里面用，有可能其他模块太多，单独在quartus里面用 ...

单独在quartus就好了，感谢

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7楼
meihao1| | 2013-10-12 11:16 | 只看该作者
altera的内存读写效率

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8楼
muhan9| | 2013-10-13 00:00 | 只看该作者
楼主的问题我以前遇到过，解决了，只是才发现这帖子已经很久以前的了

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