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发表于 2009-3-25 13:37

要画一块板，使用DIMM内存条扩展内存。本人以前没做过高速电路，所以规则都是直接沿用现有开发板的。按照开发板的设置规则，DDR2内存数据线长度比时钟线长度少10mil，而实际开发板的时钟线差分对长度比数据线长度少500mil左右。看到有些**说，DDR的数据线要比时钟线长，又有**说时钟线差分对传输延时少应该比数据线略长。迷糊了，请指教，谢谢 另命令信号和控制信号应该比时钟线略短？

发表于 2009-3-25 18:14

  原理是时钟信号控制数据信号的采集,时钟信号到的时候,所有数据必须已经到齐

发表于 2009-3-25 20:30

LS的观点检验过吗？ 我印象中IC内部已经匹配好了~做到等长是最好的。

发表于 2009-3-25 20:38

发表于 2009-3-25 21:18

也可以根据参数自己算。

发表于 2009-3-25 22:12

看到一句似乎讲得很有道理。DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟保持一定的等长关系，一般等长就没有什么问题。

发表于 2009-3-25 23:33

一个200MHz的信号在大气中的四分之一波长为16.7cm   考虑FR4电路板介电常数4.8   则其1/4波长为16.7/4.8(1/2)=7.6cm   这说明只有线差值超过7.6CM,才会发生前后两个数据错位   考虑到0电平是最低20%,1电平是最高20%   7.6cm * 0.2 = 1.52cm   因此200MHz的信号,只要最长线和最短线差值在1.52cm范围内,   就能确保不会误读

发表于 2009-3-26 07:38

各信号组与时钟组的长度差

发表于 2009-3-26 09:07

电磁波在铜中传播速率据说是23.1km/s，也算不出这个结果

发表于 2009-3-26 09:07

发表于 2009-3-26 15:49

基本同意这句话："DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟保持一定的等长关系，一般等长就没有什么问题。" 对于源同步时钟，一般等长问题就不大了。至于等长的范围是10mil，100mil，还是500mil。这个还是要根据时间余量公式算算，可以参考信号完整性的资料。其中一般经典教材《high-speed digital system design》内介绍得比较深入，国内有本《高速PCB基础理论及内存仿真技术 》在第六章也简单提过怎么算，比较容易理解，这两本书网上都可以找到pdf版本。 ddr，建议等长控制在100mil好像就差不多了。

发表于 2009-4-1 18:01

《针对DDR2-800和DDR3的PCB信号完整性设计》，再对比我手头上的开发板PCB，获益良多。

发表于 2012-9-3 09:57

资料下了看下，不错

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相关帖子

时钟线要比最长的数据线长10%

re:

感觉应该尽量等长

看design guide。一般datasheet都有。

问了技术支持，500mil是考虑了片内连线，别的线就不考虑？

一般不用理会这个

LS计算的没错

200MHz在空气中的波长是1.5m，16.7cm怎么算的？

是1/4波长...

re

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