Verilog问题

发表于 2013-6-29 16:13

Verilog入门遇到的一个问题
问题1：
module delay(in, out)
input in;
output out;

assign out = in;

specify
(in => out) = (600, 600);
endspecify
endmodule

这里(in => out) = (600, 600);这句，费解。主要是没有找到 => （）的解释，百度或谷歌不到。

发表于 2013-6-29 16:27

你那句话是被specify括起来的，specify是用来设置路径延时的，
(in => out) = (600, 600)表示in到out的上升沿延时和下降沿延时都是600，精度根据你的timescale来

发表于 2013-6-29 16:40

600个时钟周期？

发表于 2013-6-29 16:49

verilog HDL的延迟建模：
1，specify块
由specify开始，endspecify结束
2，specify内部
2.1 并行连接
(in=》out) = (1,2,3);
2.2 全连接
(in*》out) = (1,2,3);
2.3 条件延迟
if(a) (in=》out) = (1,2,3);
if(~a)(in=》out) = (3.2.1);

3,specparam声明语句
specparam t_delay = 1:5:6;
(in=》out) = t_delay ;

4,时序检查
$setup();
$hold();
$width();

发表于 2013-6-29 21:44

这个应该去FPGA板块去问一下

发表于 2013-6-29 22:01

xsgy123 发表于 2013-6-29 16:27
你那句话是被specify括起来的，specify是用来设置路径延时的，
(in => out) = (600, 600)表示in到out的上升 ...

应该就是这个问题

Verilog问题

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