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求助:实现比时钟周期小的时延

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tju_hao|  楼主 | 2013-6-30 11:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
huangxz| | 2013-6-30 12:24 | 只看该作者
我认为是不能。

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板凳
GoldSunMonkey| | 2013-6-30 23:01 | 只看该作者
huangxz 发表于 2013-6-30 12:24
我认为是不能。

FPGA至少不能。
是器件不能,不是功能不能。

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地板
tju_hao|  楼主 | 2013-7-1 00:46 | 只看该作者
GoldSunMonkey 发表于 2013-6-30 23:01
FPGA至少不能。
是器件不能,不是功能不能。

多谢多谢~

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5
tju_hao|  楼主 | 2013-7-1 00:47 | 只看该作者
huangxz 发表于 2013-6-30 12:24
我认为是不能。

十分感谢!

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6
GoldSunMonkey| | 2013-7-2 22:38 | 只看该作者
tju_hao 发表于 2013-7-1 00:46
多谢多谢~

不客气

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7
GoldSunMonkey| | 2013-7-2 22:39 | 只看该作者
tju_hao 发表于 2013-7-1 00:47
十分感谢!

有些PLL还是能的,但是FPGA不能支持该速率

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8
GoldSunMonkey| | 2013-7-2 22:39 | 只看该作者
当然未来不一定啊

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9
andous| | 2013-7-10 15:41 | 只看该作者
呵呵,你们真会忽悠人啊,这个是可以的。

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10
drentsi| | 2013-7-10 16:47 | 只看该作者
IOB的延时都不止1ns,要实现这样小的延时,pcb布线考虑下

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