源时钟和目的时钟为什么相差一个clock？

登录 · 发表于 2013-7-10 16:04

source clock 和 destination clock 为啥相差一个clock ？

发表于 2013-7-10 22:36

这个有什么不对的么？？

发表于 2013-7-10 22:36

这个是你约束的吧？

发表于 2013-7-11 09:33

GoldSunMonkey 发表于 2013-7-10 22:36
这个有什么不对的么？？

Net FPGA_GCLK1 LOC = V10 | TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;

只做了这个周期约束。但是源寄存器的时钟和目的寄存器的时钟应该都是走的全局时钟网络，同步的啊，不会存在时钟偏差。

发表于 2013-7-11 09:36

难道是我理解有问题？

发表于 2013-7-11 10:18

cuianbin 发表于 2013-7-11 09:36
难道是我理解有问题？

数据传输有延时的～

发表于 2013-7-11 13:59

GoldSunMonkey 发表于 2013-7-11 10:18
数据传输有延时的～

这个源时钟与目的时钟应该怎么解释才好

qin552011373 · 发表于 2013-7-11 21:51

cuianbin 发表于 2013-7-11 13:59
这个源时钟与目的时钟应该怎么解释才好

只是数据传输延时的说明。
他也是有源到目的地

GoldSunMonkey · 发表于 2013-7-12 19:16

GoldSunMonkey 发表于 2013-7-11 21:51
只是数据传输延时的说明。
他也是有源到目的地

膜拜

发表于 2013-7-12 19:24

qin552011373 发表于 2013-7-12 19:16
膜拜

你还挺聪明的啊，我一说你就明白了。

发表于 2013-7-12 19:24

:lol

发表于 2013-7-12 19:27

GoldSunMonkey 发表于 2013-7-12 19:24
你还挺聪明的啊，我一说你就明白了。

谢谢夸奖

发表于 2013-7-12 19:31

:kiss:

发表于 2013-7-12 19:31

到广州了？

源时钟和目的时钟为什么相差一个clock？

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