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源时钟和目的时钟为什么相差一个clock？

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cuianbin|  楼主 | 2013-7-10 16:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
ck, 时钟, AC, TI, ce


source clock  和 destination clock 为啥相差一个clock ？

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沙发
GoldSunMonkey| | 2013-7-10 22:36 | 只看该作者
这个有什么不对的么？？

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板凳
GoldSunMonkey| | 2013-7-10 22:36 | 只看该作者
这个是你约束的吧？

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地板
cuianbin|  楼主 | 2013-7-11 09:33 | 只看该作者
GoldSunMonkey 发表于 2013-7-10 22:36
这个有什么不对的么？？

Net FPGA_GCLK1 LOC = V10 | TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;


只做了这个周期约束。但是 源寄存器的时钟和目的寄存器的时钟应该都是走的全局时钟网络，同步的啊，不会存在时钟偏差。

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5楼
cuianbin|  楼主 | 2013-7-11 09:36 | 只看该作者
难道是我理解有问题？

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6楼
GoldSunMonkey| | 2013-7-11 10:18 | 只看该作者
cuianbin 发表于 2013-7-11 09:36
难道是我理解有问题？

数据传输有延时的～

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7楼
cuianbin|  楼主 | 2013-7-11 13:59 | 只看该作者
GoldSunMonkey 发表于 2013-7-11 10:18
数据传输有延时的～

这个源时钟与目的时钟 应该怎么解释才好

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8楼
GoldSunMonkey| | 2013-7-11 21:51 | 只看该作者
cuianbin 发表于 2013-7-11 13:59
这个源时钟与目的时钟 应该怎么解释才好

只是数据传输延时的说明。
他也是有源到目的地

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qin552011373 + 10 赞一个!
9楼
qin552011373| | 2013-7-12 19:16 | 只看该作者
GoldSunMonkey 发表于 2013-7-11 21:51
只是数据传输延时的说明。
他也是有源到目的地

膜拜

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10楼
GoldSunMonkey| | 2013-7-12 19:24 | 只看该作者
qin552011373 发表于 2013-7-12 19:16
膜拜

你还挺聪明的啊，我一说你就明白了。

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11楼
GoldSunMonkey| | 2013-7-12 19:24 | 只看该作者
:lol

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12楼
qin552011373| | 2013-7-12 19:27 | 只看该作者
GoldSunMonkey 发表于 2013-7-12 19:24
你还挺聪明的啊，我一说你就明白了。

谢谢夸奖

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13楼
GoldSunMonkey| | 2013-7-12 19:31 | 只看该作者
:kiss:

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14楼
GoldSunMonkey| | 2013-7-12 19:31 | 只看该作者
到广州了？

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