仿真很重要

发表于 2013-7-10 19:32

以前用Veriolg写程序，都是小程序，写完编译没错误后就直接下载到系统板上调试；现在做的这个，控制的信号比较多，虽然编译没有错误，但是要是不通过仿真观察各个信号是否满足时序要就，就直接下载的到系统板上调试，很难发现错误；要是仿真时序上没有什么错误，一般程序就没的问题了，通过这次项目，真心感觉仿真很重要。

发表于 2013-7-10 21:17

:)那肯定的。特别是板卡还没回来的时候

发表于 2013-7-10 23:43

，尤其是系统级别的仿真，还有最好做做后仿真

发表于 2013-7-11 12:46

shiyinjita 发表于 2013-7-10 23:43
，尤其是系统级别的仿真，还有最好做做后仿真

没做过后仿真，感觉功能仿真通过了，基本上就没的问题了，估计和自己做的工程中时钟都不是很高有关

发表于 2013-7-11 12:52

GoldSunMonkey 发表于 2013-7-10 21:17
那肯定的。特别是板卡还没回来的时候

信号多了，仿真波形看的眼都花了:'(

发表于 2013-7-11 12:54

GoldSunMonkey 发表于 2013-7-10 21:17
那肯定的。特别是板卡还没回来的时候

问一下，有什么语言设置，让Modelsim中的特定信号不在仿真波形中出现

发表于 2013-7-11 19:51

CY0904030105 发表于 2013-7-11 12:54
问一下，有什么语言设置，让Modelsim中的特定信号不在仿真波形中出现

写个脚本语言，就可以了

发表于 2013-7-11 21:34

CY0904030105 发表于 2013-7-11 12:46
没做过后仿真，感觉功能仿真通过了，基本上就没的问题了，估计和自己做的工程中时钟都不是很高有关 ...

:)我已经不做后仿很多年了

发表于 2013-7-11 21:34

shiyinjita 发表于 2013-7-11 19:51
写个脚本语言，就可以了

是的，这个方法不错的

发表于 2013-7-11 22:31

GoldSunMonkey 发表于 2013-7-11 21:34
我已经不做后仿很多年了

呵呵，我还是前仿和后仿都做的，尤其是一个6000多门以上的，我都会这样做，要不然出问题，我都不知道处在哪里了:

发表于 2013-7-12 14:42

发表于 2013-7-12 19:22

工作要用cpld 不知道这个要不要仿真

发表于 2013-7-12 19:48

结帖

发表于 2013-7-12 19:48

qin552011373 发表于 2013-7-12 19:22
工作要用cpld 不知道这个要不要仿真

最好仿一下

发表于 2013-7-13 11:09

shiyinjita 发表于 2013-7-11 19:51
写个脚本语言，就可以了

例如我这有clk,rst_n,rden，rdaddr，wren，wraddr，我不想让rden，rdaddr在波形中出现，应该怎么操作了，谢谢指导。

发表于 2013-7-13 15:11

GoldSunMonkey 发表于 2013-7-12 19:48
最好仿一下

刚刚接触altera 不会啊

发表于 2013-7-13 21:44

shiyinjita 发表于 2013-7-11 19:51
写个脚本语言，就可以了

新手，是tcl脚本还是什么啊？谢谢

发表于 2013-7-15 12:07

yzh0912 发表于 2013-7-13 21:44
新手，是tcl脚本还是什么啊？谢谢

写个简单的do文件就可以了

发表于 2013-7-15 12:08

CY0904030105 发表于 2013-7-13 11:09
例如我这有clk,rst_n,rden，rdaddr，wren，wraddr，我不想让rden，rdaddr在波形中出现，应该怎么操作了， ...

看看do文件的说明

发表于 2013-7-15 12:40

shiyinjita 发表于 2013-7-15 12:08
看看do文件的说明

只是想屏蔽某个信号,让其不在wave中出现,这个do文件也可以实现吗

仿真很重要

相关帖子

浏览过的版块

技术新星奖章

常驻人口

涓涓之细流

终身成就奖章

坚毅之洋流

十世金身

技术领袖奖章

技术高手奖章

技术奇才奖章

伴坛终老

湍急之河流

社区建设奖章

核心会员奖章

七世轮回

技术导师奖章