发新帖我要提问
返回列表
打印
[Verilog HDL]

verilog的问题

[复制链接]
2298|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
limee|  楼主 | 2007-2-11 19:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 时钟, edge, FOR, POS
一个时钟能不能做多次操作

例如：

assign Out = po;

always @(posedge Clk)
begin
    for (i=1;i<8;i=i+1)
        po <=po+1;
end

这样输出端口是不是不能得到7次的计数值？always()是不是
只能一个时钟一个输出响应？
谢谢!            

使用特权

评论回复 赏

相关下载

相关帖子
沙发
Allen_Lu| | 2007-2-13 01:44 | 只看该作者

RE

应该是可以的。你的静态循环语句将被综合成一个组合逻辑，只要你的组合逻辑电路的速度足够快就可以在一个时钟周期里完成。

使用特权

评论回复 赏
板凳
xjg1111| | 2007-2-14 12:56 | 只看该作者

尽量不要用for语句在FPGA中写，占用资源要多一些。

这类语句可以在测试程序中编写。多用一些 ，case类的语语....

使用特权

评论回复 赏
地板
n3207| | 2007-2-15 20:16 | 只看该作者

是在一个周期内完成的！

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

limee

301

主题

475

帖子

0

粉丝