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[Verilog HDL]

verilog的问题

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楼主
limee|  楼主 | 2007-2-11 19:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 时钟, edge, FOR, POS
一个时钟能不能做多次操作

例如：

assign Out = po;

always @(posedge Clk)
begin
    for (i=1;i<8;i=i+1)
        po <=po+1;
end

这样输出端口是不是不能得到7次的计数值？always()是不是
只能一个时钟一个输出响应？
谢谢!            

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沙发
Allen_Lu| | 2007-2-13 01:44 | 只看该作者

RE

应该是可以的。你的静态循环语句将被综合成一个组合逻辑，只要你的组合逻辑电路的速度足够快就可以在一个时钟周期里完成。

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板凳
xjg1111| | 2007-2-14 12:56 | 只看该作者

尽量不要用for语句在FPGA中写，占用资源要多一些。

这类语句可以在测试程序中编写。多用一些 ，case类的语语....

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地板
n3207| | 2007-2-15 20:16 | 只看该作者

是在一个周期内完成的！

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