帮我看下问题出现在哪谢谢

只看该作者 · 2013-7-13 16:26

我想实现的功能是有两路信号，第一路的下降沿的时候输出给低，紧接着第二路信号的下降沿的时候输出给高电平。第一路信号的一个周期执行一次，程序如下，仿真如下，为什么仿真图中第一路信号不是每个周期都执行啊
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity abcd is
port(pwm_1:in std_logic;
com1:in std_logic;
pwm1:buffer std_logic);
end;
architecture aaa of abcd is
begin
process(pwm_1)
begin
if pwm_1'event and pwm_1='0' then
pwm1<='0';
end if;
if com1='0' then
pwm1<='1';
end if ;
end process;
end;