verilog如何产生这样的信号

发表于 2013-7-14 18:20

模拟UART RXD上的输入信号, 这个很好做,一个任务就可以搞定了, 如下:

task RxdData ;    

    input   [7:0]       DataNum ;

    integer i; 

    begin

        i   = 0 ;

        repeat(DataNum)

        begin

            [url=home.php?mod=space&uid=72445]@[/url] (posedge TxdClk);

            Rxd     = 0 ;

            repeat(8)

            begin

                @ (posedge TxdClk);

                Rxd = RxdMem[i][0] ;  

                RxdMem[i]   = {1'b0,RxdMem[i][7:1]} ;

            end

            @ (posedge TxdClk) ;

            Rxd     = 1 ;

            i = i + 1 ;

        end

    end

endtask

但如果这个信号上会有一些不规则的噪声, 宽度, 频率不定

怎么把他们噪声和输入信号放在一起当做输入

verilog testbench实现, 给个思路即可

发表于 2013-7-18 00:06

用Matlab弄一个仿真源呗

发表于 2013-7-18 00:07

然后在Testbench里面调用

verilog如何产生这样的信号

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