大家好：
向大家请教一个问题，我打算用verilog语言编写PLD，生成JED文件，但是在protel里总是编译不通过。不知道是不是语法出的问题。（同样的程序我在quartus2里编译是可以通过的，只是quartus2里不涉及到器件选取问题。另外我通过原理图在protel里编译也通过了，但是原理图的方法太麻烦了，也容易出错。）请大家帮忙分析一下程序，给个解决的办法。
一下是我写的verilog语言程序。
module g16v8(A,B,C,D,E,F,G,H,I,J,GND,O12,O13,O14,O15,O16,O17,O18,O19,VCC);
input A,B,C,D,E,F,G,H,I,J;
output O12,O13,O14,O15,O16,O17,O18,O19
assign O19=B&A&~C&D&~E&F&G&H&~I&~J;
assign O18=~B&A&C&D&~E&F&G&H&~I&~J;
assign O17=~B&A&~C&D&~E&F&G&H&~I&~J;
assign O16=B&A&C&~D&~E&F&G&H&~I&~J;
assign O15=~B&A&C&~D&~E&F&G&H&~I&~J;
assign O14=B&A&~C&~D&~E&F&G&H&~I&~J;
assign O13=B&~A&C&~D&~E&F&G&H&~I&J;
assign O12=~B&~A&C&~D&~E&F&G&H&~I&J;
end
endmodule
编译结果如下：
Error :
The missing symbol is required to make the specified statement valid. |
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