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[FPGA]

请教关于PLL的e0输出端的使用

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zhulin|  楼主 | 2007-3-30 16:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
hideid| | 2007-4-4 00:56 | 只看该作者

e0输出端

不知道你说的是不是Altera FPGA里面的PLL;

Cyclone2的片子里面好像都没有e0端,只有C0,C1,C2

Cyclone的片子里应该是C0,C1,E0

C0,C1,E0都可以用来给内部逻辑提供时钟,但是只有EO端可以直接用来做外部输出,需要定位到该PLL对应的PLLX_OUT引脚上去;(注意,我说的是直接哦,如果间接输出时钟,C0,C1也可以,没必要一定要用E0)

每个PLL都对应了不同的dedicate input和PLLX_OUT,如果定位错了,fitter是通不过的,所以你要看看这个系列的datasheet才能确定。

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