verilog初学者的一个问题，希望各位指教！

只看该作者 · 2007-4-2 15:45

其实就是很简单的一个小程序，两个输入m、c，一个输出n。当输入c为1时，n对m取反。我自己写的程序如下：
module a(m,n,c);
input c,m;
output n;
if(c)
assign n=~m;
endmodule
不知为什么无法通过编译，可自己又不知哪里出错。将if(c)那行去掉就可以通过编译，可是达不到预期效果。
这个程序是有些白痴，因为我是初学者，刚开始的。
希望各位大哥指导，不胜感激！