是不是用**版的就有很多不能用啊？

发表于 2007-4-16 19:52

怎么一大堆verilog语句不能用啊？ initial不能用 for join 也不能用  怎么这种软件还那么流行？ 不是无效就是错误！

发表于 2007-4-17 09:17

    怎么会这样呢,应该很好用的啊 

发表于 2007-4-17 10:54

还是用vhdl吧~~~~

发表于 2007-4-17 14:29

还有很多无效的指令

发表于 2007-4-17 21:27

哈哈，用VHDL比较好

发表于 2007-4-18 22:42

发表于 2007-4-20 08:42

发表于 2007-4-20 16:06

有些本来就是不可综合的语句啊，比如赋初值的语句，硬件怎么会知道什么时候给这个值呢

发表于 2007-4-20 22:39

发表于 2007-4-21 00:00

看来还是实践重要

发表于 2007-4-21 23:19

发表于 2007-4-25 21:33

可综合呀  这你也不懂 !!!! VHDL很麻烦的

发表于 2007-4-26 11:25

让我觉得不爽的地方倒是他们升级太快，一些老项目在新的版本下往往要做出调整。

发表于 2007-5-2 15:07

应该好好看看书，啥是可综合，啥是不可综合， 最好找一本可综合的Verilog HDL设计教程

发表于 2007-5-2 16:36

楼主,说句不好听的----你无知 软件没有怪你,你倒怪你软件来了,晕死 没有调查就没有发言权

发表于 2007-5-18 23:49

发表于 2007-5-19 12:50

是呀。用vhdl比较好，而且现在用这个的也比较多容易讨论

怎么会这样呢