VHDL实现移相问题。。

发表于 2007-4-16 23:15

请问怎么用40MHZ的时钟实现10ns以下的移相？最好给个移相时间可控的程序。。麻烦高人来指点下！！！

发表于 2007-4-19 23:08

顶下。。

发表于 2007-4-21 22:07

40MHz 25ns，用个延迟单元和异或门做一次倍频刚好是12.5ns，用这个倍频后时钟做时钟源，级连D触发器，不同的抽头输出就得到了不同的相位延迟。

发表于 2007-4-21 23:50

就是在52us内要做528个脉冲。。这个也不好办啊。。。。比100ns要小点才行。。。就是4分频分出来还不行。。才520个脉冲。。。这个怎么办啊，，，高手来指教下！

发表于 2007-4-22 13:08

在520个脉冲里添加8个脉冲，也即没520/8个脉冲里加入一个脉冲，在长时间里是平均的，但是不是绝对的平均。<br />如果不用小数分频以你的要求0.98484848484848484848484848484848……这个精度无法达到

发表于 2007-4-23 19:57

并不要求所有528个周期都在52us里面

发表于 2007-4-26 00:12

会的来解答下，高手门！！<br />

发表于 2007-4-26 10:33

xilinx的spartan系列的DCM本身就能实现移相吧<br /><br />看对你有用不

发表于 2007-4-30 00:16

我的PCB都画好了。用的MAX7000的，CPLD。不行啊

12.5ns也可以。。