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[Verilog HDL]

请教VHDL 设计错误.

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楼主
弄月书生|  楼主 | 2007-4-17 11:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, FPGA, ni, rc, ST
我引入FPGA的数据总线上连接了好几个可读写的寄存器.但是出现了着个错误.哪个师兄帮忙想办法改正下.
ERROR:Xst:528 - Multi-source in Unit <MAOLO> on signal <odata<2>>

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沙发
弄月书生|  楼主 | 2007-4-17 11:15 | 只看该作者

难道要将数据总线输入与输出分开

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板凳
lsdf2002| | 2007-4-20 16:13 | 只看该作者

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从错误上看好像是odata（2）不只有一个源，可能是有2条以上的线与它连接了，或者是线的名字重名了，呵呵，仅仅是建议一下了

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