发新帖我要提问
返回列表
打印
[Verilog HDL]

请教VHDL 设计错误.

[复制链接]
1878|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
弄月书生|  楼主 | 2007-4-17 11:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, FPGA, ni, rc, ST
我引入FPGA的数据总线上连接了好几个可读写的寄存器.但是出现了着个错误.哪个师兄帮忙想办法改正下.
ERROR:Xst:528 - Multi-source in Unit <MAOLO> on signal <odata<2>>

使用特权

评论回复 赏

相关下载

相关帖子
沙发
弄月书生|  楼主 | 2007-4-17 11:15 | 只看该作者

难道要将数据总线输入与输出分开

使用特权

评论回复 赏
板凳
lsdf2002| | 2007-4-20 16:13 | 只看该作者

回复

从错误上看好像是odata（2）不只有一个源，可能是有2条以上的线与它连接了，或者是线的名字重名了，呵呵，仅仅是建议一下了

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

弄月书生

10

主题

30

帖子

0

粉丝